xref: /qemu/include/hw/misc/stm32l4x5_rcc_internals.h (revision d6b55a0fe9920b46d380f50d7da48ff43de21324)
1*d6b55a0fSArnaud Minier /*
2*d6b55a0fSArnaud Minier  * STM32L4X5 RCC (Reset and clock control)
3*d6b55a0fSArnaud Minier  *
4*d6b55a0fSArnaud Minier  * Copyright (c) 2023 Arnaud Minier <arnaud.minier@telecom-paris.fr>
5*d6b55a0fSArnaud Minier  * Copyright (c) 2023 Inès Varhol <ines.varhol@telecom-paris.fr>
6*d6b55a0fSArnaud Minier  *
7*d6b55a0fSArnaud Minier  * SPDX-License-Identifier: GPL-2.0-or-later
8*d6b55a0fSArnaud Minier  *
9*d6b55a0fSArnaud Minier  * This work is licensed under the terms of the GNU GPL, version 2 or later.
10*d6b55a0fSArnaud Minier  * See the COPYING file in the top-level directory.
11*d6b55a0fSArnaud Minier  *
12*d6b55a0fSArnaud Minier  * The reference used is the STMicroElectronics RM0351 Reference manual
13*d6b55a0fSArnaud Minier  * for STM32L4x5 and STM32L4x6 advanced Arm ® -based 32-bit MCUs.
14*d6b55a0fSArnaud Minier  *
15*d6b55a0fSArnaud Minier  * Inspired by the BCM2835 CPRMAN clock manager implementation by Luc Michel.
16*d6b55a0fSArnaud Minier  */
17*d6b55a0fSArnaud Minier 
18*d6b55a0fSArnaud Minier #ifndef HW_STM32L4X5_RCC_INTERNALS_H
19*d6b55a0fSArnaud Minier #define HW_STM32L4X5_RCC_INTERNALS_H
20*d6b55a0fSArnaud Minier 
21*d6b55a0fSArnaud Minier #include "hw/registerfields.h"
22*d6b55a0fSArnaud Minier #include "hw/misc/stm32l4x5_rcc.h"
23*d6b55a0fSArnaud Minier 
24*d6b55a0fSArnaud Minier 
25*d6b55a0fSArnaud Minier /* Register map */
26*d6b55a0fSArnaud Minier REG32(CR, 0x00)
27*d6b55a0fSArnaud Minier     FIELD(CR, PLLSAI2RDY, 29, 1)
28*d6b55a0fSArnaud Minier     FIELD(CR, PLLSAI2ON, 28, 1)
29*d6b55a0fSArnaud Minier     FIELD(CR, PLLSAI1RDY, 27, 1)
30*d6b55a0fSArnaud Minier     FIELD(CR, PLLSAI1ON, 26, 1)
31*d6b55a0fSArnaud Minier     FIELD(CR, PLLRDY, 25, 1)
32*d6b55a0fSArnaud Minier     FIELD(CR, PLLON, 24, 1)
33*d6b55a0fSArnaud Minier     FIELD(CR, CSSON, 19, 1)
34*d6b55a0fSArnaud Minier     FIELD(CR, HSEBYP, 18, 1)
35*d6b55a0fSArnaud Minier     FIELD(CR, HSERDY, 17, 1)
36*d6b55a0fSArnaud Minier     FIELD(CR, HSEON, 16, 1)
37*d6b55a0fSArnaud Minier     FIELD(CR, HSIASFS, 11, 1)
38*d6b55a0fSArnaud Minier     FIELD(CR, HSIRDY, 10, 1)
39*d6b55a0fSArnaud Minier     FIELD(CR, HSIKERON, 9, 1)
40*d6b55a0fSArnaud Minier     FIELD(CR, HSION, 8, 1)
41*d6b55a0fSArnaud Minier     FIELD(CR, MSIRANGE, 4, 4)
42*d6b55a0fSArnaud Minier     FIELD(CR, MSIRGSEL, 3, 1)
43*d6b55a0fSArnaud Minier     FIELD(CR, MSIPLLEN, 2, 1)
44*d6b55a0fSArnaud Minier     FIELD(CR, MSIRDY, 1, 1)
45*d6b55a0fSArnaud Minier     FIELD(CR, MSION, 0, 1)
46*d6b55a0fSArnaud Minier REG32(ICSCR, 0x04)
47*d6b55a0fSArnaud Minier     FIELD(ICSCR, HSITRIM, 24, 7)
48*d6b55a0fSArnaud Minier     FIELD(ICSCR, HSICAL, 16, 8)
49*d6b55a0fSArnaud Minier     FIELD(ICSCR, MSITRIM, 8, 8)
50*d6b55a0fSArnaud Minier     FIELD(ICSCR, MSICAL, 0, 8)
51*d6b55a0fSArnaud Minier REG32(CFGR, 0x08)
52*d6b55a0fSArnaud Minier     FIELD(CFGR, MCOPRE, 28, 3)
53*d6b55a0fSArnaud Minier     /* MCOSEL[2:0] only for STM32L475xx/476xx/486xx devices */
54*d6b55a0fSArnaud Minier     FIELD(CFGR, MCOSEL, 24, 3)
55*d6b55a0fSArnaud Minier     FIELD(CFGR, STOPWUCK, 15, 1)
56*d6b55a0fSArnaud Minier     FIELD(CFGR, PPRE2, 11, 3)
57*d6b55a0fSArnaud Minier     FIELD(CFGR, PPRE1, 8, 3)
58*d6b55a0fSArnaud Minier     FIELD(CFGR, HPRE, 4, 4)
59*d6b55a0fSArnaud Minier     FIELD(CFGR, SWS, 2, 2)
60*d6b55a0fSArnaud Minier     FIELD(CFGR, SW, 0, 2)
61*d6b55a0fSArnaud Minier REG32(PLLCFGR, 0x0C)
62*d6b55a0fSArnaud Minier     FIELD(PLLCFGR, PLLPDIV, 27, 5)
63*d6b55a0fSArnaud Minier     FIELD(PLLCFGR, PLLR, 25, 2)
64*d6b55a0fSArnaud Minier     FIELD(PLLCFGR, PLLREN, 24, 1)
65*d6b55a0fSArnaud Minier     FIELD(PLLCFGR, PLLQ, 21, 2)
66*d6b55a0fSArnaud Minier     FIELD(PLLCFGR, PLLQEN, 20, 1)
67*d6b55a0fSArnaud Minier     FIELD(PLLCFGR, PLLP, 17, 1)
68*d6b55a0fSArnaud Minier     FIELD(PLLCFGR, PLLPEN, 16, 1)
69*d6b55a0fSArnaud Minier     FIELD(PLLCFGR, PLLN, 8, 7)
70*d6b55a0fSArnaud Minier     FIELD(PLLCFGR, PLLM, 4, 3)
71*d6b55a0fSArnaud Minier     FIELD(PLLCFGR, PLLSRC, 0, 2)
72*d6b55a0fSArnaud Minier REG32(PLLSAI1CFGR, 0x10)
73*d6b55a0fSArnaud Minier     FIELD(PLLSAI1CFGR, PLLSAI1PDIV, 27, 5)
74*d6b55a0fSArnaud Minier     FIELD(PLLSAI1CFGR, PLLSAI1R, 25, 2)
75*d6b55a0fSArnaud Minier     FIELD(PLLSAI1CFGR, PLLSAI1REN, 24, 1)
76*d6b55a0fSArnaud Minier     FIELD(PLLSAI1CFGR, PLLSAI1Q, 21, 2)
77*d6b55a0fSArnaud Minier     FIELD(PLLSAI1CFGR, PLLSAI1QEN, 20, 1)
78*d6b55a0fSArnaud Minier     FIELD(PLLSAI1CFGR, PLLSAI1P, 17, 1)
79*d6b55a0fSArnaud Minier     FIELD(PLLSAI1CFGR, PLLSAI1PEN, 16, 1)
80*d6b55a0fSArnaud Minier     FIELD(PLLSAI1CFGR, PLLSAI1N, 8, 7)
81*d6b55a0fSArnaud Minier REG32(PLLSAI2CFGR, 0x14)
82*d6b55a0fSArnaud Minier     FIELD(PLLSAI2CFGR, PLLSAI2PDIV, 27, 5)
83*d6b55a0fSArnaud Minier     FIELD(PLLSAI2CFGR, PLLSAI2R, 25, 2)
84*d6b55a0fSArnaud Minier     FIELD(PLLSAI2CFGR, PLLSAI2REN, 24, 1)
85*d6b55a0fSArnaud Minier     FIELD(PLLSAI2CFGR, PLLSAI2Q, 21, 2)
86*d6b55a0fSArnaud Minier     FIELD(PLLSAI2CFGR, PLLSAI2QEN, 20, 1)
87*d6b55a0fSArnaud Minier     FIELD(PLLSAI2CFGR, PLLSAI2P, 17, 1)
88*d6b55a0fSArnaud Minier     FIELD(PLLSAI2CFGR, PLLSAI2PEN, 16, 1)
89*d6b55a0fSArnaud Minier     FIELD(PLLSAI2CFGR, PLLSAI2N, 8, 7)
90*d6b55a0fSArnaud Minier REG32(CIER, 0x18)
91*d6b55a0fSArnaud Minier     /* HSI48RDYIE: only on STM32L496xx/4A6xx devices */
92*d6b55a0fSArnaud Minier     FIELD(CIER, LSECSSIE, 9, 1)
93*d6b55a0fSArnaud Minier     FIELD(CIER, PLLSAI2RDYIE, 7, 1)
94*d6b55a0fSArnaud Minier     FIELD(CIER, PLLSAI1RDYIE, 6, 1)
95*d6b55a0fSArnaud Minier     FIELD(CIER, PLLRDYIE, 5, 1)
96*d6b55a0fSArnaud Minier     FIELD(CIER, HSERDYIE, 4, 1)
97*d6b55a0fSArnaud Minier     FIELD(CIER, HSIRDYIE, 3, 1)
98*d6b55a0fSArnaud Minier     FIELD(CIER, MSIRDYIE, 2, 1)
99*d6b55a0fSArnaud Minier     FIELD(CIER, LSERDYIE, 1, 1)
100*d6b55a0fSArnaud Minier     FIELD(CIER, LSIRDYIE, 0, 1)
101*d6b55a0fSArnaud Minier REG32(CIFR, 0x1C)
102*d6b55a0fSArnaud Minier     /* HSI48RDYF: only on STM32L496xx/4A6xx devices */
103*d6b55a0fSArnaud Minier     FIELD(CIFR, LSECSSF, 9, 1)
104*d6b55a0fSArnaud Minier     FIELD(CIFR, CSSF, 8, 1)
105*d6b55a0fSArnaud Minier     FIELD(CIFR, PLLSAI2RDYF, 7, 1)
106*d6b55a0fSArnaud Minier     FIELD(CIFR, PLLSAI1RDYF, 6, 1)
107*d6b55a0fSArnaud Minier     FIELD(CIFR, PLLRDYF, 5, 1)
108*d6b55a0fSArnaud Minier     FIELD(CIFR, HSERDYF, 4, 1)
109*d6b55a0fSArnaud Minier     FIELD(CIFR, HSIRDYF, 3, 1)
110*d6b55a0fSArnaud Minier     FIELD(CIFR, MSIRDYF, 2, 1)
111*d6b55a0fSArnaud Minier     FIELD(CIFR, LSERDYF, 1, 1)
112*d6b55a0fSArnaud Minier     FIELD(CIFR, LSIRDYF, 0, 1)
113*d6b55a0fSArnaud Minier REG32(CICR, 0x20)
114*d6b55a0fSArnaud Minier     /* HSI48RDYC: only on STM32L496xx/4A6xx devices */
115*d6b55a0fSArnaud Minier     FIELD(CICR, LSECSSC, 9, 1)
116*d6b55a0fSArnaud Minier     FIELD(CICR, CSSC, 8, 1)
117*d6b55a0fSArnaud Minier     FIELD(CICR, PLLSAI2RDYC, 7, 1)
118*d6b55a0fSArnaud Minier     FIELD(CICR, PLLSAI1RDYC, 6, 1)
119*d6b55a0fSArnaud Minier     FIELD(CICR, PLLRDYC, 5, 1)
120*d6b55a0fSArnaud Minier     FIELD(CICR, HSERDYC, 4, 1)
121*d6b55a0fSArnaud Minier     FIELD(CICR, HSIRDYC, 3, 1)
122*d6b55a0fSArnaud Minier     FIELD(CICR, MSIRDYC, 2, 1)
123*d6b55a0fSArnaud Minier     FIELD(CICR, LSERDYC, 1, 1)
124*d6b55a0fSArnaud Minier     FIELD(CICR, LSIRDYC, 0, 1)
125*d6b55a0fSArnaud Minier REG32(AHB1RSTR, 0x28)
126*d6b55a0fSArnaud Minier REG32(AHB2RSTR, 0x2C)
127*d6b55a0fSArnaud Minier REG32(AHB3RSTR, 0x30)
128*d6b55a0fSArnaud Minier REG32(APB1RSTR1, 0x38)
129*d6b55a0fSArnaud Minier REG32(APB1RSTR2, 0x3C)
130*d6b55a0fSArnaud Minier REG32(APB2RSTR, 0x40)
131*d6b55a0fSArnaud Minier REG32(AHB1ENR, 0x48)
132*d6b55a0fSArnaud Minier     /* DMA2DEN: reserved for STM32L475xx */
133*d6b55a0fSArnaud Minier     FIELD(AHB1ENR, TSCEN, 16, 1)
134*d6b55a0fSArnaud Minier     FIELD(AHB1ENR, CRCEN, 12, 1)
135*d6b55a0fSArnaud Minier     FIELD(AHB1ENR, FLASHEN, 8, 1)
136*d6b55a0fSArnaud Minier     FIELD(AHB1ENR, DMA2EN, 1, 1)
137*d6b55a0fSArnaud Minier     FIELD(AHB1ENR, DMA1EN, 0, 1)
138*d6b55a0fSArnaud Minier REG32(AHB2ENR, 0x4C)
139*d6b55a0fSArnaud Minier     FIELD(AHB2ENR, RNGEN, 18, 1)
140*d6b55a0fSArnaud Minier     /* HASHEN: reserved for STM32L475xx */
141*d6b55a0fSArnaud Minier     FIELD(AHB2ENR, AESEN, 16, 1)
142*d6b55a0fSArnaud Minier     /* DCMIEN: reserved for STM32L475xx */
143*d6b55a0fSArnaud Minier     FIELD(AHB2ENR, ADCEN, 13, 1)
144*d6b55a0fSArnaud Minier     FIELD(AHB2ENR, OTGFSEN, 12, 1)
145*d6b55a0fSArnaud Minier     /* GPIOIEN: reserved for STM32L475xx */
146*d6b55a0fSArnaud Minier     FIELD(AHB2ENR, GPIOHEN, 7, 1)
147*d6b55a0fSArnaud Minier     FIELD(AHB2ENR, GPIOGEN, 6, 1)
148*d6b55a0fSArnaud Minier     FIELD(AHB2ENR, GPIOFEN, 5, 1)
149*d6b55a0fSArnaud Minier     FIELD(AHB2ENR, GPIOEEN, 4, 1)
150*d6b55a0fSArnaud Minier     FIELD(AHB2ENR, GPIODEN, 3, 1)
151*d6b55a0fSArnaud Minier     FIELD(AHB2ENR, GPIOCEN, 2, 1)
152*d6b55a0fSArnaud Minier     FIELD(AHB2ENR, GPIOBEN, 1, 1)
153*d6b55a0fSArnaud Minier     FIELD(AHB2ENR, GPIOAEN, 0, 1)
154*d6b55a0fSArnaud Minier REG32(AHB3ENR, 0x50)
155*d6b55a0fSArnaud Minier     FIELD(AHB3ENR, QSPIEN, 8, 1)
156*d6b55a0fSArnaud Minier     FIELD(AHB3ENR, FMCEN, 0, 1)
157*d6b55a0fSArnaud Minier REG32(APB1ENR1, 0x58)
158*d6b55a0fSArnaud Minier     FIELD(APB1ENR1, LPTIM1EN, 31, 1)
159*d6b55a0fSArnaud Minier     FIELD(APB1ENR1, OPAMPEN, 30, 1)
160*d6b55a0fSArnaud Minier     FIELD(APB1ENR1, DAC1EN, 29, 1)
161*d6b55a0fSArnaud Minier     FIELD(APB1ENR1, PWREN, 28, 1)
162*d6b55a0fSArnaud Minier     FIELD(APB1ENR1, CAN2EN, 26, 1)
163*d6b55a0fSArnaud Minier     FIELD(APB1ENR1, CAN1EN, 25, 1)
164*d6b55a0fSArnaud Minier     /* CRSEN: reserved for STM32L475xx */
165*d6b55a0fSArnaud Minier     FIELD(APB1ENR1, I2C3EN, 23, 1)
166*d6b55a0fSArnaud Minier     FIELD(APB1ENR1, I2C2EN, 22, 1)
167*d6b55a0fSArnaud Minier     FIELD(APB1ENR1, I2C1EN, 21, 1)
168*d6b55a0fSArnaud Minier     FIELD(APB1ENR1, UART5EN, 20, 1)
169*d6b55a0fSArnaud Minier     FIELD(APB1ENR1, UART4EN, 19, 1)
170*d6b55a0fSArnaud Minier     FIELD(APB1ENR1, USART3EN, 18, 1)
171*d6b55a0fSArnaud Minier     FIELD(APB1ENR1, USART2EN, 17, 1)
172*d6b55a0fSArnaud Minier     FIELD(APB1ENR1, SPI3EN, 15, 1)
173*d6b55a0fSArnaud Minier     FIELD(APB1ENR1, SPI2EN, 14, 1)
174*d6b55a0fSArnaud Minier     FIELD(APB1ENR1, WWDGEN, 11, 1)
175*d6b55a0fSArnaud Minier     /* RTCAPBEN: reserved for STM32L475xx */
176*d6b55a0fSArnaud Minier     FIELD(APB1ENR1, LCDEN, 9, 1)
177*d6b55a0fSArnaud Minier     FIELD(APB1ENR1, TIM7EN, 5, 1)
178*d6b55a0fSArnaud Minier     FIELD(APB1ENR1, TIM6EN, 4, 1)
179*d6b55a0fSArnaud Minier     FIELD(APB1ENR1, TIM5EN, 3, 1)
180*d6b55a0fSArnaud Minier     FIELD(APB1ENR1, TIM4EN, 2, 1)
181*d6b55a0fSArnaud Minier     FIELD(APB1ENR1, TIM3EN, 1, 1)
182*d6b55a0fSArnaud Minier     FIELD(APB1ENR1, TIM2EN, 0, 1)
183*d6b55a0fSArnaud Minier REG32(APB1ENR2, 0x5C)
184*d6b55a0fSArnaud Minier     FIELD(APB1ENR2, LPTIM2EN, 5, 1)
185*d6b55a0fSArnaud Minier     FIELD(APB1ENR2, SWPMI1EN, 2, 1)
186*d6b55a0fSArnaud Minier     /* I2C4EN: reserved for STM32L475xx */
187*d6b55a0fSArnaud Minier     FIELD(APB1ENR2, LPUART1EN, 0, 1)
188*d6b55a0fSArnaud Minier REG32(APB2ENR, 0x60)
189*d6b55a0fSArnaud Minier     FIELD(APB2ENR, DFSDM1EN, 24, 1)
190*d6b55a0fSArnaud Minier     FIELD(APB2ENR, SAI2EN, 22, 1)
191*d6b55a0fSArnaud Minier     FIELD(APB2ENR, SAI1EN, 21, 1)
192*d6b55a0fSArnaud Minier     FIELD(APB2ENR, TIM17EN, 18, 1)
193*d6b55a0fSArnaud Minier     FIELD(APB2ENR, TIM16EN, 17, 1)
194*d6b55a0fSArnaud Minier     FIELD(APB2ENR, TIM15EN, 16, 1)
195*d6b55a0fSArnaud Minier     FIELD(APB2ENR, USART1EN, 14, 1)
196*d6b55a0fSArnaud Minier     FIELD(APB2ENR, TIM8EN, 13, 1)
197*d6b55a0fSArnaud Minier     FIELD(APB2ENR, SPI1EN, 12, 1)
198*d6b55a0fSArnaud Minier     FIELD(APB2ENR, TIM1EN, 11, 1)
199*d6b55a0fSArnaud Minier     FIELD(APB2ENR, SDMMC1EN, 10, 1)
200*d6b55a0fSArnaud Minier     FIELD(APB2ENR, FWEN, 7, 1)
201*d6b55a0fSArnaud Minier     FIELD(APB2ENR, SYSCFGEN, 0, 1)
202*d6b55a0fSArnaud Minier REG32(AHB1SMENR, 0x68)
203*d6b55a0fSArnaud Minier REG32(AHB2SMENR, 0x6C)
204*d6b55a0fSArnaud Minier REG32(AHB3SMENR, 0x70)
205*d6b55a0fSArnaud Minier REG32(APB1SMENR1, 0x78)
206*d6b55a0fSArnaud Minier REG32(APB1SMENR2, 0x7C)
207*d6b55a0fSArnaud Minier REG32(APB2SMENR, 0x80)
208*d6b55a0fSArnaud Minier REG32(CCIPR, 0x88)
209*d6b55a0fSArnaud Minier     FIELD(CCIPR, DFSDM1SEL, 31, 1)
210*d6b55a0fSArnaud Minier     FIELD(CCIPR, SWPMI1SEL, 30, 1)
211*d6b55a0fSArnaud Minier     FIELD(CCIPR, ADCSEL, 28, 2)
212*d6b55a0fSArnaud Minier     FIELD(CCIPR, CLK48SEL, 26, 2)
213*d6b55a0fSArnaud Minier     FIELD(CCIPR, SAI2SEL, 24, 2)
214*d6b55a0fSArnaud Minier     FIELD(CCIPR, SAI1SEL, 22, 2)
215*d6b55a0fSArnaud Minier     FIELD(CCIPR, LPTIM2SEL, 20, 2)
216*d6b55a0fSArnaud Minier     FIELD(CCIPR, LPTIM1SEL, 18, 2)
217*d6b55a0fSArnaud Minier     FIELD(CCIPR, I2C3SEL, 16, 2)
218*d6b55a0fSArnaud Minier     FIELD(CCIPR, I2C2SEL, 14, 2)
219*d6b55a0fSArnaud Minier     FIELD(CCIPR, I2C1SEL, 12, 2)
220*d6b55a0fSArnaud Minier     FIELD(CCIPR, LPUART1SEL, 10, 2)
221*d6b55a0fSArnaud Minier     FIELD(CCIPR, UART5SEL, 8, 2)
222*d6b55a0fSArnaud Minier     FIELD(CCIPR, UART4SEL, 6, 2)
223*d6b55a0fSArnaud Minier     FIELD(CCIPR, USART3SEL, 4, 2)
224*d6b55a0fSArnaud Minier     FIELD(CCIPR, USART2SEL, 2, 2)
225*d6b55a0fSArnaud Minier     FIELD(CCIPR, USART1SEL, 0, 2)
226*d6b55a0fSArnaud Minier REG32(BDCR, 0x90)
227*d6b55a0fSArnaud Minier     FIELD(BDCR, LSCOSEL, 25, 1)
228*d6b55a0fSArnaud Minier     FIELD(BDCR, LSCOEN, 24, 1)
229*d6b55a0fSArnaud Minier     FIELD(BDCR, BDRST, 16, 1)
230*d6b55a0fSArnaud Minier     FIELD(BDCR, RTCEN, 15, 1)
231*d6b55a0fSArnaud Minier     FIELD(BDCR, RTCSEL, 8, 2)
232*d6b55a0fSArnaud Minier     FIELD(BDCR, LSECSSD, 6, 1)
233*d6b55a0fSArnaud Minier     FIELD(BDCR, LSECSSON, 5, 1)
234*d6b55a0fSArnaud Minier     FIELD(BDCR, LSEDRV, 3, 2)
235*d6b55a0fSArnaud Minier     FIELD(BDCR, LSEBYP, 2, 1)
236*d6b55a0fSArnaud Minier     FIELD(BDCR, LSERDY, 1, 1)
237*d6b55a0fSArnaud Minier     FIELD(BDCR, LSEON, 0, 1)
238*d6b55a0fSArnaud Minier REG32(CSR, 0x94)
239*d6b55a0fSArnaud Minier     FIELD(CSR, LPWRRSTF, 31, 1)
240*d6b55a0fSArnaud Minier     FIELD(CSR, WWDGRSTF, 30, 1)
241*d6b55a0fSArnaud Minier     FIELD(CSR, IWWGRSTF, 29, 1)
242*d6b55a0fSArnaud Minier     FIELD(CSR, SFTRSTF, 28, 1)
243*d6b55a0fSArnaud Minier     FIELD(CSR, BORRSTF, 27, 1)
244*d6b55a0fSArnaud Minier     FIELD(CSR, PINRSTF, 26, 1)
245*d6b55a0fSArnaud Minier     FIELD(CSR, OBLRSTF, 25, 1)
246*d6b55a0fSArnaud Minier     FIELD(CSR, FWRSTF, 24, 1)
247*d6b55a0fSArnaud Minier     FIELD(CSR, RMVF, 23, 1)
248*d6b55a0fSArnaud Minier     FIELD(CSR, MSISRANGE, 8, 4)
249*d6b55a0fSArnaud Minier     FIELD(CSR, LSIRDY, 1, 1)
250*d6b55a0fSArnaud Minier     FIELD(CSR, LSION, 0, 1)
251*d6b55a0fSArnaud Minier /* CRRCR and CCIPR2 registers are present on L496/L4A6 devices only. */
252*d6b55a0fSArnaud Minier 
253*d6b55a0fSArnaud Minier /* Read Only masks to prevent writes in unauthorized bits */
254*d6b55a0fSArnaud Minier #define CR_READ_ONLY_MASK (R_CR_PLLSAI2RDY_MASK | \
255*d6b55a0fSArnaud Minier                            R_CR_PLLSAI1RDY_MASK | \
256*d6b55a0fSArnaud Minier                            R_CR_PLLRDY_MASK     | \
257*d6b55a0fSArnaud Minier                            R_CR_HSERDY_MASK     | \
258*d6b55a0fSArnaud Minier                            R_CR_HSIRDY_MASK     | \
259*d6b55a0fSArnaud Minier                            R_CR_MSIRDY_MASK)
260*d6b55a0fSArnaud Minier #define CR_READ_SET_MASK (R_CR_CSSON_MASK | R_CR_MSIRGSEL_MASK)
261*d6b55a0fSArnaud Minier #define ICSCR_READ_ONLY_MASK (R_ICSCR_HSICAL_MASK | R_ICSCR_MSICAL_MASK)
262*d6b55a0fSArnaud Minier #define CFGR_READ_ONLY_MASK (R_CFGR_SWS_MASK)
263*d6b55a0fSArnaud Minier #define CIFR_READ_ONLY_MASK (R_CIFR_LSECSSF_MASK     | \
264*d6b55a0fSArnaud Minier                              R_CIFR_CSSF_MASK        | \
265*d6b55a0fSArnaud Minier                              R_CIFR_PLLSAI2RDYF_MASK | \
266*d6b55a0fSArnaud Minier                              R_CIFR_PLLSAI1RDYF_MASK | \
267*d6b55a0fSArnaud Minier                              R_CIFR_PLLRDYF_MASK     | \
268*d6b55a0fSArnaud Minier                              R_CIFR_HSERDYF_MASK     | \
269*d6b55a0fSArnaud Minier                              R_CIFR_HSIRDYF_MASK     | \
270*d6b55a0fSArnaud Minier                              R_CIFR_MSIRDYF_MASK     | \
271*d6b55a0fSArnaud Minier                              R_CIFR_LSERDYF_MASK     | \
272*d6b55a0fSArnaud Minier                              R_CIFR_LSIRDYF_MASK)
273*d6b55a0fSArnaud Minier #define CIFR_IRQ_MASK CIFR_READ_ONLY_MASK
274*d6b55a0fSArnaud Minier #define APB2ENR_READ_SET_MASK (R_APB2ENR_FWEN_MASK)
275*d6b55a0fSArnaud Minier #define BDCR_READ_ONLY_MASK (R_BDCR_LSECSSD_MASK | R_BDCR_LSERDY_MASK)
276*d6b55a0fSArnaud Minier #define CSR_READ_ONLY_MASK (R_CSR_LPWRRSTF_MASK | \
277*d6b55a0fSArnaud Minier                             R_CSR_WWDGRSTF_MASK | \
278*d6b55a0fSArnaud Minier                             R_CSR_IWWGRSTF_MASK | \
279*d6b55a0fSArnaud Minier                             R_CSR_SFTRSTF_MASK  | \
280*d6b55a0fSArnaud Minier                             R_CSR_BORRSTF_MASK  | \
281*d6b55a0fSArnaud Minier                             R_CSR_PINRSTF_MASK  | \
282*d6b55a0fSArnaud Minier                             R_CSR_OBLRSTF_MASK  | \
283*d6b55a0fSArnaud Minier                             R_CSR_FWRSTF_MASK   | \
284*d6b55a0fSArnaud Minier                             R_CSR_LSIRDY_MASK)
285*d6b55a0fSArnaud Minier 
286*d6b55a0fSArnaud Minier #endif /* HW_STM32L4X5_RCC_INTERNALS_H */
287