1cbff2db1SXiaojuan Yang /* SPDX-License-Identifier: GPL-2.0-or-later */ 2cbff2db1SXiaojuan Yang /* 3cbff2db1SXiaojuan Yang * LoongArch 3A5000 ext interrupt controller definitions 4cbff2db1SXiaojuan Yang * 5cbff2db1SXiaojuan Yang * Copyright (C) 2021 Loongson Technology Corporation Limited 6cbff2db1SXiaojuan Yang */ 7cbff2db1SXiaojuan Yang 8cbff2db1SXiaojuan Yang #include "hw/sysbus.h" 9cbff2db1SXiaojuan Yang #include "hw/loongarch/virt.h" 10cbff2db1SXiaojuan Yang 11cbff2db1SXiaojuan Yang #ifndef LOONGARCH_EXTIOI_H 12cbff2db1SXiaojuan Yang #define LOONGARCH_EXTIOI_H 13cbff2db1SXiaojuan Yang 14cbff2db1SXiaojuan Yang #define LS3A_INTC_IP 8 15cbff2db1SXiaojuan Yang #define EXTIOI_IRQS (256) 16cbff2db1SXiaojuan Yang #define EXTIOI_IRQS_BITMAP_SIZE (256 / 8) 17646c39b2SSong Gao /* irq from EXTIOI is routed to no more than 4 cpus */ 18646c39b2SSong Gao #define EXTIOI_CPUS (4) 19cbff2db1SXiaojuan Yang /* map to ipnum per 32 irqs */ 20cbff2db1SXiaojuan Yang #define EXTIOI_IRQS_IPMAP_SIZE (256 / 32) 21cbff2db1SXiaojuan Yang #define EXTIOI_IRQS_COREMAP_SIZE 256 22cbff2db1SXiaojuan Yang #define EXTIOI_IRQS_NODETYPE_COUNT 16 23cbff2db1SXiaojuan Yang #define EXTIOI_IRQS_GROUP_COUNT 8 24cbff2db1SXiaojuan Yang 25cbff2db1SXiaojuan Yang #define APIC_OFFSET 0x400 26cbff2db1SXiaojuan Yang #define APIC_BASE (0x1000ULL + APIC_OFFSET) 27cbff2db1SXiaojuan Yang 28cbff2db1SXiaojuan Yang #define EXTIOI_NODETYPE_START (0x4a0 - APIC_OFFSET) 29cbff2db1SXiaojuan Yang #define EXTIOI_NODETYPE_END (0x4c0 - APIC_OFFSET) 30cbff2db1SXiaojuan Yang #define EXTIOI_IPMAP_START (0x4c0 - APIC_OFFSET) 31cbff2db1SXiaojuan Yang #define EXTIOI_IPMAP_END (0x4c8 - APIC_OFFSET) 32cbff2db1SXiaojuan Yang #define EXTIOI_ENABLE_START (0x600 - APIC_OFFSET) 33cbff2db1SXiaojuan Yang #define EXTIOI_ENABLE_END (0x620 - APIC_OFFSET) 34cbff2db1SXiaojuan Yang #define EXTIOI_BOUNCE_START (0x680 - APIC_OFFSET) 35cbff2db1SXiaojuan Yang #define EXTIOI_BOUNCE_END (0x6a0 - APIC_OFFSET) 36cbff2db1SXiaojuan Yang #define EXTIOI_ISR_START (0x700 - APIC_OFFSET) 37cbff2db1SXiaojuan Yang #define EXTIOI_ISR_END (0x720 - APIC_OFFSET) 38cbff2db1SXiaojuan Yang #define EXTIOI_COREISR_START (0x800 - APIC_OFFSET) 39cbff2db1SXiaojuan Yang #define EXTIOI_COREISR_END (0xB20 - APIC_OFFSET) 40cbff2db1SXiaojuan Yang #define EXTIOI_COREMAP_START (0xC00 - APIC_OFFSET) 41cbff2db1SXiaojuan Yang #define EXTIOI_COREMAP_END (0xD00 - APIC_OFFSET) 42cbff2db1SXiaojuan Yang 43*10a8f7d2SBibo Mao typedef struct ExtIOICore { 44*10a8f7d2SBibo Mao uint32_t coreisr[EXTIOI_IRQS_GROUP_COUNT]; 45*10a8f7d2SBibo Mao DECLARE_BITMAP(sw_isr[LS3A_INTC_IP], EXTIOI_IRQS); 46*10a8f7d2SBibo Mao qemu_irq parent_irq[LS3A_INTC_IP]; 47*10a8f7d2SBibo Mao } ExtIOICore; 48*10a8f7d2SBibo Mao 49cbff2db1SXiaojuan Yang #define TYPE_LOONGARCH_EXTIOI "loongarch.extioi" 50cbff2db1SXiaojuan Yang OBJECT_DECLARE_SIMPLE_TYPE(LoongArchExtIOI, LOONGARCH_EXTIOI) 51cbff2db1SXiaojuan Yang struct LoongArchExtIOI { 52cbff2db1SXiaojuan Yang SysBusDevice parent_obj; 53*10a8f7d2SBibo Mao uint32_t num_cpu; 54cbff2db1SXiaojuan Yang /* hardware state */ 55cbff2db1SXiaojuan Yang uint32_t nodetype[EXTIOI_IRQS_NODETYPE_COUNT / 2]; 56cbff2db1SXiaojuan Yang uint32_t bounce[EXTIOI_IRQS_GROUP_COUNT]; 57cbff2db1SXiaojuan Yang uint32_t isr[EXTIOI_IRQS / 32]; 58cbff2db1SXiaojuan Yang uint32_t enable[EXTIOI_IRQS / 32]; 59cbff2db1SXiaojuan Yang uint32_t ipmap[EXTIOI_IRQS_IPMAP_SIZE / 4]; 60cbff2db1SXiaojuan Yang uint32_t coremap[EXTIOI_IRQS / 4]; 61cbff2db1SXiaojuan Yang uint32_t sw_pending[EXTIOI_IRQS / 32]; 62cbff2db1SXiaojuan Yang uint8_t sw_ipmap[EXTIOI_IRQS_IPMAP_SIZE]; 63cbff2db1SXiaojuan Yang uint8_t sw_coremap[EXTIOI_IRQS]; 64cbff2db1SXiaojuan Yang qemu_irq irq[EXTIOI_IRQS]; 65*10a8f7d2SBibo Mao ExtIOICore *cpu; 66cbff2db1SXiaojuan Yang MemoryRegion extioi_system_mem; 67cbff2db1SXiaojuan Yang }; 68cbff2db1SXiaojuan Yang #endif /* LOONGARCH_EXTIOI_H */ 69