19a618e6fS周琰杰 (Zhou Yanjie) /* SPDX-License-Identifier: GPL-2.0 */ 29a618e6fS周琰杰 (Zhou Yanjie) /* 39a618e6fS周琰杰 (Zhou Yanjie) * This header provides clock numbers for the ingenic,x1830-cgu DT binding. 49a618e6fS周琰杰 (Zhou Yanjie) * 59a618e6fS周琰杰 (Zhou Yanjie) * They are roughly ordered as: 69a618e6fS周琰杰 (Zhou Yanjie) * - external clocks 79a618e6fS周琰杰 (Zhou Yanjie) * - PLLs 89a618e6fS周琰杰 (Zhou Yanjie) * - muxes/dividers in the order they appear in the x1830 programmers manual 99a618e6fS周琰杰 (Zhou Yanjie) * - gates in order of their bit in the CLKGR* registers 109a618e6fS周琰杰 (Zhou Yanjie) */ 119a618e6fS周琰杰 (Zhou Yanjie) 129a618e6fS周琰杰 (Zhou Yanjie) #ifndef __DT_BINDINGS_CLOCK_X1830_CGU_H__ 139a618e6fS周琰杰 (Zhou Yanjie) #define __DT_BINDINGS_CLOCK_X1830_CGU_H__ 149a618e6fS周琰杰 (Zhou Yanjie) 159a618e6fS周琰杰 (Zhou Yanjie) #define X1830_CLK_EXCLK 0 169a618e6fS周琰杰 (Zhou Yanjie) #define X1830_CLK_RTCLK 1 179a618e6fS周琰杰 (Zhou Yanjie) #define X1830_CLK_APLL 2 189a618e6fS周琰杰 (Zhou Yanjie) #define X1830_CLK_MPLL 3 199a618e6fS周琰杰 (Zhou Yanjie) #define X1830_CLK_EPLL 4 209a618e6fS周琰杰 (Zhou Yanjie) #define X1830_CLK_VPLL 5 219a618e6fS周琰杰 (Zhou Yanjie) #define X1830_CLK_OTGPHY 6 229a618e6fS周琰杰 (Zhou Yanjie) #define X1830_CLK_SCLKA 7 239a618e6fS周琰杰 (Zhou Yanjie) #define X1830_CLK_CPUMUX 8 249a618e6fS周琰杰 (Zhou Yanjie) #define X1830_CLK_CPU 9 259a618e6fS周琰杰 (Zhou Yanjie) #define X1830_CLK_L2CACHE 10 269a618e6fS周琰杰 (Zhou Yanjie) #define X1830_CLK_AHB0 11 279a618e6fS周琰杰 (Zhou Yanjie) #define X1830_CLK_AHB2PMUX 12 289a618e6fS周琰杰 (Zhou Yanjie) #define X1830_CLK_AHB2 13 299a618e6fS周琰杰 (Zhou Yanjie) #define X1830_CLK_PCLK 14 309a618e6fS周琰杰 (Zhou Yanjie) #define X1830_CLK_DDR 15 319a618e6fS周琰杰 (Zhou Yanjie) #define X1830_CLK_MAC 16 329a618e6fS周琰杰 (Zhou Yanjie) #define X1830_CLK_LCD 17 339a618e6fS周琰杰 (Zhou Yanjie) #define X1830_CLK_MSCMUX 18 349a618e6fS周琰杰 (Zhou Yanjie) #define X1830_CLK_MSC0 19 359a618e6fS周琰杰 (Zhou Yanjie) #define X1830_CLK_MSC1 20 369a618e6fS周琰杰 (Zhou Yanjie) #define X1830_CLK_SSIPLL 21 379a618e6fS周琰杰 (Zhou Yanjie) #define X1830_CLK_SSIPLL_DIV2 22 389a618e6fS周琰杰 (Zhou Yanjie) #define X1830_CLK_SSIMUX 23 399a618e6fS周琰杰 (Zhou Yanjie) #define X1830_CLK_EMC 24 409a618e6fS周琰杰 (Zhou Yanjie) #define X1830_CLK_EFUSE 25 419a618e6fS周琰杰 (Zhou Yanjie) #define X1830_CLK_OTG 26 429a618e6fS周琰杰 (Zhou Yanjie) #define X1830_CLK_SSI0 27 439a618e6fS周琰杰 (Zhou Yanjie) #define X1830_CLK_SMB0 28 449a618e6fS周琰杰 (Zhou Yanjie) #define X1830_CLK_SMB1 29 459a618e6fS周琰杰 (Zhou Yanjie) #define X1830_CLK_SMB2 30 469a618e6fS周琰杰 (Zhou Yanjie) #define X1830_CLK_UART0 31 479a618e6fS周琰杰 (Zhou Yanjie) #define X1830_CLK_UART1 32 489a618e6fS周琰杰 (Zhou Yanjie) #define X1830_CLK_SSI1 33 499a618e6fS周琰杰 (Zhou Yanjie) #define X1830_CLK_SFC 34 509a618e6fS周琰杰 (Zhou Yanjie) #define X1830_CLK_PDMA 35 519a618e6fS周琰杰 (Zhou Yanjie) #define X1830_CLK_TCU 36 529a618e6fS周琰杰 (Zhou Yanjie) #define X1830_CLK_DTRNG 37 539a618e6fS周琰杰 (Zhou Yanjie) #define X1830_CLK_OST 38 54*316810e8S周琰杰 (Zhou Yanjie) #define X1830_CLK_EXCLK_DIV512 39 55*316810e8S周琰杰 (Zhou Yanjie) #define X1830_CLK_RTC 40 569a618e6fS周琰杰 (Zhou Yanjie) 579a618e6fS周琰杰 (Zhou Yanjie) #endif /* __DT_BINDINGS_CLOCK_X1830_CGU_H__ */ 58