/qemu/disas/ |
H A D | sh4.c | 381 /* 0100nnnn00010101 cmp/pl <REG_N> */{"cmp/pl",{A_REG_N},{HEX_4,REG_N,HEX_1,HEX_5}, arch_sh1_u… 383 /* 0100nnnn00010001 cmp/pz <REG_N> */{"cmp/pz",{A_REG_N},{HEX_4,REG_N,HEX_1,HEX_1}, arch_sh1_u… 403 /* 0100nnnn00101011 jmp @<REG_N> */{"jmp",{A_IND_N},{HEX_4,REG_N,HEX_2,HEX_B}, arch_sh1_up}, 405 /* 0100nnnn00001011 jsr @<REG_N> */{"jsr",{A_IND_N},{HEX_4,REG_N,HEX_0,HEX_B}, arch_sh1_up}, 407 /* 0100nnnn00001110 ldc <REG_N>,SR */{"ldc",{A_REG_N,A_SR},{HEX_4,REG_N,HEX_0,HEX_E}, arch_sh1… 409 /* 0100nnnn00011110 ldc <REG_N>,GBR */{"ldc",{A_REG_N,A_GBR},{HEX_4,REG_N,HEX_1,HEX_E}, arch_sh… 411 /* 0100nnnn00111010 ldc <REG_N>,SGR */{"ldc",{A_REG_N,A_SGR},{HEX_4,REG_N,HEX_3,HEX_A}, arch_sh… 413 /* 0100mmmm01001010 ldc <REG_M>,TBR */{"ldc",{A_REG_M,A_TBR},{HEX_4,REG_M,HEX_4,HEX_A}, arch_sh… 415 /* 0100nnnn00101110 ldc <REG_N>,VBR */{"ldc",{A_REG_N,A_VBR},{HEX_4,REG_N,HEX_2,HEX_E}, arch_sh… 417 /* 0100nnnn01011110 ldc <REG_N>,MOD */{"ldc",{A_REG_N,A_MOD},{HEX_4,REG_N,HEX_5,HEX_E}, arch_sh… [all …]
|
/qemu/target/arm/tcg/ |
H A D | neon-ls.decode | 35 VLDST_multiple 1111 0100 0 . l:1 0 rn:4 .... itype:4 size:2 align:2 rm:4 \ 40 VLD_all_lanes 1111 0100 1 . 1 0 rn:4 .... 11 n:2 size:2 t:1 a:1 rm:4 \ 47 VLDST_single 1111 0100 1 . l:1 0 rn:4 .... 00 n:2 reg_idx:3 align:1 rm:4 \ 49 VLDST_single 1111 0100 1 . l:1 0 rn:4 .... 01 n:2 reg_idx:2 . align:1 rm:4 \ 51 VLDST_single 1111 0100 1 . l:1 0 rn:4 .... 10 n:2 reg_idx:1 . align:2 rm:4 \
|
H A D | t16.decode | 57 MOV_rxrr 010000 0100 ... ... @lxl_shr shty=2 # ASR 174 ADD_rrri 0100 0100 . .... ... @addsub_2h s=0 175 CMP_xrri 0100 0101 . .... ... @addsub_2h s=1 176 MOV_rxri 0100 0110 . .... ... @addsub_2h s=0 191 BX 0100 0111 0 .... 000 @branchr 192 BLX_r 0100 0111 1 .... 000 @branchr 193 BXNS 0100 0111 0 .... 100 @branchr 194 BLXNS 0100 0111 1 .... 100 @branchr 232 # SEV 1011 1111 0100 0000
|
H A D | a32.decode | 66 ADD_rrri .... 000 0100 . .... .... ..... .. 0 .... @s_rrr_shi 83 MOVT .... 0011 0100 .... .... ............ @mov16 98 ADD_rrrr .... 000 0100 . .... .... .... 0 .. 1 .... @s_rrr_shr 126 ADD_rri .... 001 0100 . .... .... ............ @s_rri_rot 161 QDADD .... 0001 0100 .... .... 0000 0101 .... @rndm 174 SMLALBB .... 0001 0100 .... .... .... 1000 .... @rdamn 175 SMLALBT .... 0001 0100 .... .... .... 1100 .... @rdamn 176 SMLALTB .... 0001 0100 .... .... .... 1010 .... @rdamn 177 SMLALTT .... 0001 0100 .... .... .... 1110 .... @rdamn 196 # SEV ---- 0011 0010 0000 1111 ---- 0000 0100 [all …]
|
H A D | t32.decode | 144 TEQ_xrri 1110101 0100 1 .... 0 ... 1111 .... .... @S_xrr_shi 145 EOR_rrri 1110101 0100 . .... 0 ... .... .... .... @s_rrr_shi 192 TEQ_xri 1111 0.0 0100 1 .... 0 ... 1111 ........ @S_xri_rot 193 EOR_rri 1111 0.0 0100 . .... 0 ... .... ........ @s_rri_rot 231 MOVW 1111 0.10 0100 .... 0 ... .... ........ @mov16 314 SMLSD 1111 1011 0100 .... .... .... 0000 .... @rnadm 315 SMLSDX 1111 1011 0100 .... .... .... 0001 .... @rnadm 373 # SEV 1111 0011 1010 1111 1000 0000 0000 0100 390 DSB 1111 0011 1011 1111 1000 1111 0100 ---- 452 STR_rr 1111 1000 0100 .... .... 000000 .. .... @ldst_rr [all …]
|
H A D | sme-fa64.decode | 30 OK 0100 1110 0000 0100 0010 11-- ---- ---- # SMOV Xd,Vn.S[0] 33 OK 0000 1110 0000 0100 0011 11-- ---- ---- # UMOV Wd,Vn.S[0] 34 OK 0100 1110 0000 1000 0011 11-- ---- ---- # UMOV Xd,Vn.D[0]
|
H A D | a32-uncond.decode | 50 DSB 1111 0101 0111 1111 1111 0000 0100 ---- 62 PLI 1111 0100 -101 ---- 1111 ---- ---- ---- # (imm, lit) 7 73 PLDW 1111 0100 -001 ---- ---- ---- ---- ----
|
H A D | neon-dp.decode | 103 VSHL_S_3s 1111 001 0 0 . .. .... .... 0100 . . . 0 .... @3same_rev 104 VSHL_U_3s 1111 001 1 0 . .. .... .... 0100 . . . 0 .... @3same_rev 105 VQSHL_S_3s 1111 001 0 0 . .. .... .... 0100 . . . 1 .... @3same_rev 106 VQSHL_U_3s 1111 001 1 0 . .. .... .... 0100 . . . 1 .... @3same_rev 279 VSRI_2sh 1111 001 1 1 . ...... .... 0100 . . . 1 .... @2reg_shr_d 280 VSRI_2sh 1111 001 1 1 . ...... .... 0100 . . . 1 .... @2reg_shr_s 281 VSRI_2sh 1111 001 1 1 . ...... .... 0100 . . . 1 .... @2reg_shr_h 282 VSRI_2sh 1111 001 1 1 . ...... .... 0100 . . . 1 .... @2reg_shr_b 436 VPADDL_S 1111 001 11 . 11 .. 00 .... 0 0100 . . 0 .... @2misc 460 VCLT0 1111 001 11 . 11 .. 01 .... 0 0100 . . 0 .... @2misc [all …]
|
H A D | mve.decode | 313 VSHL_S 111 0 1111 0 . .. ... 0 ... 0 0100 . 1 . 0 ... 0 @2op_rev 314 VSHL_U 111 1 1111 0 . .. ... 0 ... 0 0100 . 1 . 0 ... 0 @2op_rev 319 VQSHL_S 111 0 1111 0 . .. ... 0 ... 0 0100 . 1 . 1 ... 0 @2op_rev 320 VQSHL_U 111 1 1111 0 . .. ... 0 ... 0 0100 . 1 . 1 ... 0 @2op_rev 371 VCLS 1111 1111 1 . 11 .. 00 ... 0 0100 01 . 0 ... 0 @1op 372 VCLZ 1111 1111 1 . 11 .. 00 ... 0 0100 11 . 0 ... 0 @1op 499 VCMPEQ_fp_scalar 1110 1110 0 . 11 ... 1 ... 0 1111 0100 .... @vcmp_fp_scalar size=2 506 VCMPGE_fp_scalar 1110 1110 0 . 11 ... 1 ... 1 1111 0100 .... @vcmp_fp_scalar size=2 649 VSRI 111 1 1111 1 . ... ... ... 0 0100 0 1 . 1 ... 0 @2_shr_b 650 VSRI 111 1 1111 1 . ... ... ... 0 0100 0 1 . 1 ... 0 @2_shr_h [all …]
|
H A D | a64.decode | 216 ERET 1101011 0100 11111 000000 11111 00000 217 ERETA 1101011 0100 11111 00001 m:1 11111 11111 &reta # ERETAA, ERETAB 271 CFINV 1101 0101 0000 0 000 0100 0000 000 11111 272 XAFLAG 1101 0101 0000 0 000 0100 0000 001 11111 273 AXFLAG 1101 0101 0000 0 000 0100 0000 010 11111 278 MSR_i_UAO 1101 0101 0000 0 000 0100 .... 011 11111 @msr_i 279 MSR_i_PAN 1101 0101 0000 0 000 0100 .... 100 11111 @msr_i 280 MSR_i_SPSEL 1101 0101 0000 0 000 0100 .... 101 11111 @msr_i 281 MSR_i_SBSS 1101 0101 0000 0 011 0100 .... 001 11111 @msr_i 282 MSR_i_DIT 1101 0101 0000 0 011 0100 .... 010 11111 @msr_i [all …]
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H A D | sve.decode | 593 REV_p 00000101 .. 11 0100 010 000 0 .... 0 .... @pd_pn 733 PFALSE 00100101 0001 1000 1110 0100 0000 rd:4 890 CDOT_zzxw_s 01000100 10 1 index:2 rm:3 0100 rot:2 rn:5 rd:5 \ 892 CDOT_zzxw_d 01000100 11 1 index:1 rm:4 0100 rot:2 rn:5 rd:5 \ 1000 FCMGE_ppz0 01100101 .. 0100 00 001 ... ..... 0 .... @pd_pg_rn 1001 FCMGT_ppz0 01100101 .. 0100 00 001 ... ..... 1 .... @pd_pg_rn 1002 FCMLT_ppz0 01100101 .. 0100 01 001 ... ..... 0 .... @pd_pg_rn 1003 FCMLE_ppz0 01100101 .. 0100 01 001 ... ..... 1 .... @pd_pg_rn 1004 FCMEQ_ppz0 01100101 .. 0100 10 001 ... ..... 0 .... @pd_pg_rn 1005 FCMNE_ppz0 01100101 .. 0100 11 001 ... ..... 0 .... @pd_pg_rn [all …]
|
/qemu/target/avr/ |
H A D | insn.decode | 59 SBCI 0100 .... .... .... @op_rd_imm8 76 DES 1001 0100 imm:4 1011 91 IJMP 1001 0100 0000 1001 92 EIJMP 1001 0100 0001 1001 148 LPM2 1001 000 rd:5 0100 159 XCH 1001 001 rd:5 0100 175 BSET 1001 0100 0 bit:3 1000 176 BCLR 1001 0100 1 bit:3 1000
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/qemu/target/microblaze/ |
H A D | insns.decode | 147 fcmp_un 010110 ..... ..... ..... 0100 000 0000 @typea 148 fcmp_lt 010110 ..... ..... ..... 0100 001 0000 @typea 149 fcmp_eq 010110 ..... ..... ..... 0100 010 0000 @typea 150 fcmp_le 010110 ..... ..... ..... 0100 011 0000 @typea 151 fcmp_gt 010110 ..... ..... ..... 0100 100 0000 @typea 152 fcmp_ne 010110 ..... ..... ..... 0100 101 0000 @typea 153 fcmp_ge 010110 ..... ..... ..... 0100 110 0000 @typea 171 lbur 110000 ..... ..... ..... 0100 000 0000 @typea 176 lhur 110001 ..... ..... ..... 0100 000 0000 @typea 181 lwr 110010 ..... ..... ..... 0100 000 0000 @typea [all …]
|
/qemu/target/sparc/ |
H A D | insns.decode | 304 FADDs 10 ..... 110100 ..... 0 0100 0001 ..... @r_r_r 305 FADDd 10 ..... 110100 ..... 0 0100 0010 ..... @d_d_d 306 FADDq 10 ..... 110100 ..... 0 0100 0011 ..... @q_q_q 307 FSUBs 10 ..... 110100 ..... 0 0100 0101 ..... @r_r_r 308 FSUBd 10 ..... 110100 ..... 0 0100 0110 ..... @d_d_d 309 FSUBq 10 ..... 110100 ..... 0 0100 0111 ..... @q_q_q 310 FMULs 10 ..... 110100 ..... 0 0100 1001 ..... @r_r_r 311 FMULd 10 ..... 110100 ..... 0 0100 1010 ..... @d_d_d 312 FMULq 10 ..... 110100 ..... 0 0100 1011 ..... @q_q_q 313 FDIVs 10 ..... 110100 ..... 0 0100 1101 ..... @r_r_r [all …]
|
/qemu/target/rx/ |
H A D | insns.decode | 105 ADD_mr 0100 10.. .... .... @b2_rd_ld_ub 112 AND_ir 0110 0100 .... .... @b2_rds_uimm4 121 AND_rrr 1111 1111 0100 .... .... .... @b3_rd_rs_rs2 172 BRA 0000 0100 .... .... .... .... .... .... @b4_bra_a 174 BRA_l 0111 1111 0100 rd:4 218 CMP_mr 0100 01.. .... .... @b2_rd_ld_ub 267 FDIV_ir 1111 1101 0111 0010 0100 rd:4 293 ITOF 1111 1100 0100 01.. .... .... @b3_rd_ld_ub 303 MACHI 1111 1101 0000 0100 rs:4 rs2:4 308 MAX_ir 1111 1101 0111 ..00 0100 .... @b3_rd_li [all …]
|
/qemu/target/mips/tcg/ |
H A D | loong-ext.decode | 17 MULTu_G 011100 ..... ..... ..... 00000 0100-0 @rs_rt_rd 18 DMULTu_G 011100 ..... ..... ..... 00000 0100-1 @rs_rt_rd
|
H A D | msa.decode | 182 INSERT 011110 0100 ...... ..... ..... 011001 @elm_df 189 FCLT 011110 0100 . ..... ..... ..... 011010 @3rf_w 206 FMADD 011110 0100 . ..... ..... ..... 011011 @3rf_w 219 MUL_Q 011110 0100 . ..... ..... ..... 011100 @3rf_h
|
/qemu/target/hexagon/imported/ |
H A D | encode_pp.def | 34 #define ICLASS_V2LDST "0100" 101 DEF_ENC32(S2_pstore##TAG##f_io, ICLASS_V2LDST" 0100 "OPC" sssss PPi"SRC" iiiii0vv")\ 548 DEF_FIELDROW_DESC32(ICLASS_J" 0100 -------- PP------ --------","[#4] (#u8) ") 549 DEF_ENC32(J2_trap0, ICLASS_J" 0100 00------ PP-iiiii ---iii--") 550 DEF_ENC32(J2_pause, ICLASS_J" 0100 01------ PP-iiiii ---iii--") 763 DEF_ENC32(C2_xor, ICLASS_CR" 1011 0100--ss PP0---tt ------dd") 837 DEF_FIELDROW_DESC32(ICLASS_M" 0100 -------- PP------ --------","[#4] Rdd=(Rs,Rt)") 838 DEF_FIELD32(ICLASS_M" 0100 -------- PP------ --!-----",Ma_tH,"Rt is High") /*Rt high */ 839 DEF_FIELD32(ICLASS_M" 0100 -------- PP------ -!------",Ma_sH,"Rs is High") /* Rs high */ 840 SP_MPY(M2_mpyd, "0100","ddddd","-","0","0") [all …]
|
/qemu/po/ |
H A D | de_DE.po | 10 "PO-Revision-Date: 2012-02-28 16:00+0100\n"
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/qemu/linux-user/generic/ |
H A D | fcntl.h | 17 #define TARGET_O_CREAT 0100 /* not fcntl */
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/qemu/docs/specs/ |
H A D | pci-ids.rst | 106 The 0100 device ID is used for the QXL video card device.
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/qemu/include/hw/cxl/ |
H A D | cxl_events.h | 16 * CXL r3.1 section 8.2.9.2.2: Get Event Records (Opcode 0100h); Table 8-52
|
/qemu/target/openrisc/ |
H A D | insns.decode | 120 l_or 111000 d:5 a:5 b:5 - 00 ---- 0100 142 l_msbu 110001 ----- a:5 b:5 ------- 0100
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/qemu/target/hppa/ |
H A D | insns.decode | 283 lda 000011 ..... ..... .. . 1 -- 0100 ...... @ldim5 size=3 284 lda 000011 ..... ..... .. . 0 -- 0100 ...... @ldstx size=3 485 @f0e_fd_1 ...... ..... 000 ... 0100 010 .0 0 t:5 &fclass01 r=%ra64 646 diag_putshadowregs_pa1 000101 00 0000 0000 0001 1010 0100 0000 652 diag_mtdiag 000101 dr:5 r1:5 0001 1000 0100 0000
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/qemu/target/loongarch/ |
H A D | insns.decode | 236 ldptr_w 0010 0100 .............. ..... ..... @rr_i14s2 447 beqz 0100 00 ................ ..... ..... @r_offs21 448 bnez 0100 01 ................ ..... ..... @r_offs21 449 bceqz 0100 10 ................ 00 ... ..... @c_offs21 450 bcnez 0100 10 ................ 01 ... ..... @c_offs21 451 jirl 0100 11 ................ ..... ..... @rr_i16s2 465 csrrd 0000 0100 .............. 00000 ..... @r_csr 466 csrwr 0000 0100 .............. 00001 ..... @r_csr 467 csrxchg 0000 0100 .............. ..... ..... @rr_csr
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