1 /* SPDX-License-Identifier: GPL-2.0-only */ 2 /* 3 * Copyright (c) 2024 AIROHA Inc 4 * Author: Lorenzo Bianconi <lorenzo@kernel.org> 5 */ 6 7 #ifndef AIROHA_REGS_H 8 #define AIROHA_REGS_H 9 10 #include <linux/types.h> 11 12 /* FE */ 13 #define PSE_BASE 0x0100 14 #define CSR_IFC_BASE 0x0200 15 #define CDM1_BASE 0x0400 16 #define GDM1_BASE 0x0500 17 #define PPE1_BASE 0x0c00 18 #define PPE2_BASE 0x1c00 19 20 #define CDM2_BASE 0x1400 21 #define GDM2_BASE 0x1500 22 23 #define GDM3_BASE 0x1100 24 #define GDM4_BASE 0x2500 25 26 #define GDM_BASE(_n) \ 27 ((_n) == 4 ? GDM4_BASE : \ 28 (_n) == 3 ? GDM3_BASE : \ 29 (_n) == 2 ? GDM2_BASE : GDM1_BASE) 30 31 #define REG_FE_DMA_GLO_CFG 0x0000 32 #define FE_DMA_GLO_L2_SPACE_MASK GENMASK(7, 4) 33 #define FE_DMA_GLO_PG_SZ_MASK BIT(3) 34 35 #define REG_FE_RST_GLO_CFG 0x0004 36 #define FE_RST_GDM4_MBI_ARB_MASK BIT(3) 37 #define FE_RST_GDM3_MBI_ARB_MASK BIT(2) 38 #define FE_RST_CORE_MASK BIT(0) 39 40 #define REG_FE_FOE_TS 0x0010 41 42 #define REG_FE_WAN_PORT 0x0024 43 #define WAN1_EN_MASK BIT(16) 44 #define WAN1_MASK GENMASK(12, 8) 45 #define WAN0_MASK GENMASK(4, 0) 46 47 #define REG_FE_WAN_MAC_H 0x0030 48 #define REG_FE_LAN_MAC_H 0x0040 49 50 #define REG_FE_MAC_LMIN(_n) ((_n) + 0x04) 51 #define REG_FE_MAC_LMAX(_n) ((_n) + 0x08) 52 53 #define REG_FE_CDM1_OQ_MAP0 0x0050 54 #define REG_FE_CDM1_OQ_MAP1 0x0054 55 #define REG_FE_CDM1_OQ_MAP2 0x0058 56 #define REG_FE_CDM1_OQ_MAP3 0x005c 57 58 #define REG_FE_PCE_CFG 0x0070 59 #define PCE_DPI_EN_MASK BIT(2) 60 #define PCE_KA_EN_MASK BIT(1) 61 #define PCE_MC_EN_MASK BIT(0) 62 63 #define REG_FE_PSE_QUEUE_CFG_WR 0x0080 64 #define PSE_CFG_PORT_ID_MASK GENMASK(27, 24) 65 #define PSE_CFG_QUEUE_ID_MASK GENMASK(20, 16) 66 #define PSE_CFG_WR_EN_MASK BIT(8) 67 #define PSE_CFG_OQRSV_SEL_MASK BIT(0) 68 69 #define REG_FE_PSE_QUEUE_CFG_VAL 0x0084 70 #define PSE_CFG_OQ_RSV_MASK GENMASK(13, 0) 71 72 #define PSE_FQ_CFG 0x008c 73 #define PSE_FQ_LIMIT_MASK GENMASK(14, 0) 74 75 #define REG_FE_PSE_BUF_SET 0x0090 76 #define PSE_SHARE_USED_LTHD_MASK GENMASK(31, 16) 77 #define PSE_ALLRSV_MASK GENMASK(14, 0) 78 79 #define REG_PSE_SHARE_USED_THD 0x0094 80 #define PSE_SHARE_USED_MTHD_MASK GENMASK(31, 16) 81 #define PSE_SHARE_USED_HTHD_MASK GENMASK(15, 0) 82 83 #define REG_GDM_MISC_CFG 0x0148 84 #define GDM2_RDM_ACK_WAIT_PREF_MASK BIT(9) 85 #define GDM2_CHN_VLD_MODE_MASK BIT(5) 86 87 #define REG_FE_CSR_IFC_CFG CSR_IFC_BASE 88 #define FE_IFC_EN_MASK BIT(0) 89 90 #define REG_FE_VIP_PORT_EN 0x01f0 91 #define REG_FE_IFC_PORT_EN 0x01f4 92 93 #define REG_PSE_IQ_REV1 (PSE_BASE + 0x08) 94 #define PSE_IQ_RES1_P2_MASK GENMASK(23, 16) 95 96 #define REG_PSE_IQ_REV2 (PSE_BASE + 0x0c) 97 #define PSE_IQ_RES2_P5_MASK GENMASK(15, 8) 98 #define PSE_IQ_RES2_P4_MASK GENMASK(7, 0) 99 100 #define REG_FE_VIP_EN(_n) (0x0300 + ((_n) << 3)) 101 #define PATN_FCPU_EN_MASK BIT(7) 102 #define PATN_SWP_EN_MASK BIT(6) 103 #define PATN_DP_EN_MASK BIT(5) 104 #define PATN_SP_EN_MASK BIT(4) 105 #define PATN_TYPE_MASK GENMASK(3, 1) 106 #define PATN_EN_MASK BIT(0) 107 108 #define REG_FE_VIP_PATN(_n) (0x0304 + ((_n) << 3)) 109 #define PATN_DP_MASK GENMASK(31, 16) 110 #define PATN_SP_MASK GENMASK(15, 0) 111 112 #define REG_CDM1_VLAN_CTRL CDM1_BASE 113 #define CDM1_VLAN_MASK GENMASK(31, 16) 114 115 #define REG_CDM1_FWD_CFG (CDM1_BASE + 0x08) 116 #define CDM1_VIP_QSEL_MASK GENMASK(24, 20) 117 118 #define REG_CDM1_CRSN_QSEL(_n) (CDM1_BASE + 0x10 + ((_n) << 2)) 119 #define CDM1_CRSN_QSEL_REASON_MASK(_n) \ 120 GENMASK(4 + (((_n) % 4) << 3), (((_n) % 4) << 3)) 121 122 #define REG_CDM2_FWD_CFG (CDM2_BASE + 0x08) 123 #define CDM2_OAM_QSEL_MASK GENMASK(31, 27) 124 #define CDM2_VIP_QSEL_MASK GENMASK(24, 20) 125 126 #define REG_CDM2_CRSN_QSEL(_n) (CDM2_BASE + 0x10 + ((_n) << 2)) 127 #define CDM2_CRSN_QSEL_REASON_MASK(_n) \ 128 GENMASK(4 + (((_n) % 4) << 3), (((_n) % 4) << 3)) 129 130 #define REG_GDM_FWD_CFG(_n) GDM_BASE(_n) 131 #define GDM_DROP_CRC_ERR BIT(23) 132 #define GDM_IP4_CKSUM BIT(22) 133 #define GDM_TCP_CKSUM BIT(21) 134 #define GDM_UDP_CKSUM BIT(20) 135 #define GDM_STRIP_CRC BIT(16) 136 #define GDM_UCFQ_MASK GENMASK(15, 12) 137 #define GDM_BCFQ_MASK GENMASK(11, 8) 138 #define GDM_MCFQ_MASK GENMASK(7, 4) 139 #define GDM_OCFQ_MASK GENMASK(3, 0) 140 141 #define REG_GDM_INGRESS_CFG(_n) (GDM_BASE(_n) + 0x10) 142 #define GDM_INGRESS_FC_EN_MASK BIT(1) 143 #define GDM_STAG_EN_MASK BIT(0) 144 145 #define REG_GDM_LEN_CFG(_n) (GDM_BASE(_n) + 0x14) 146 #define GDM_SHORT_LEN_MASK GENMASK(13, 0) 147 #define GDM_LONG_LEN_MASK GENMASK(29, 16) 148 149 #define REG_GDM_LPBK_CFG(_n) (GDM_BASE(_n) + 0x1c) 150 #define LPBK_GAP_MASK GENMASK(31, 24) 151 #define LPBK_LEN_MASK GENMASK(23, 10) 152 #define LPBK_CHAN_MASK GENMASK(8, 4) 153 #define LPBK_MODE_MASK GENMASK(3, 1) 154 #define LPBK_EN_MASK BIT(0) 155 156 #define REG_GDM_TXCHN_EN(_n) (GDM_BASE(_n) + 0x24) 157 #define REG_GDM_RXCHN_EN(_n) (GDM_BASE(_n) + 0x28) 158 159 #define REG_FE_CPORT_CFG (GDM1_BASE + 0x40) 160 #define FE_CPORT_PAD BIT(26) 161 #define FE_CPORT_PORT_XFC_MASK BIT(25) 162 #define FE_CPORT_QUEUE_XFC_MASK BIT(24) 163 164 #define REG_FE_GDM_MIB_CLEAR(_n) (GDM_BASE(_n) + 0xf0) 165 #define FE_GDM_MIB_RX_CLEAR_MASK BIT(1) 166 #define FE_GDM_MIB_TX_CLEAR_MASK BIT(0) 167 168 #define REG_FE_GDM1_MIB_CFG (GDM1_BASE + 0xf4) 169 #define FE_STRICT_RFC2819_MODE_MASK BIT(31) 170 #define FE_GDM1_TX_MIB_SPLIT_EN_MASK BIT(17) 171 #define FE_GDM1_RX_MIB_SPLIT_EN_MASK BIT(16) 172 #define FE_TX_MIB_ID_MASK GENMASK(15, 8) 173 #define FE_RX_MIB_ID_MASK GENMASK(7, 0) 174 175 #define REG_FE_GDM_TX_OK_PKT_CNT_L(_n) (GDM_BASE(_n) + 0x104) 176 #define REG_FE_GDM_TX_OK_BYTE_CNT_L(_n) (GDM_BASE(_n) + 0x10c) 177 #define REG_FE_GDM_TX_ETH_PKT_CNT_L(_n) (GDM_BASE(_n) + 0x110) 178 #define REG_FE_GDM_TX_ETH_BYTE_CNT_L(_n) (GDM_BASE(_n) + 0x114) 179 #define REG_FE_GDM_TX_ETH_DROP_CNT(_n) (GDM_BASE(_n) + 0x118) 180 #define REG_FE_GDM_TX_ETH_BC_CNT(_n) (GDM_BASE(_n) + 0x11c) 181 #define REG_FE_GDM_TX_ETH_MC_CNT(_n) (GDM_BASE(_n) + 0x120) 182 #define REG_FE_GDM_TX_ETH_RUNT_CNT(_n) (GDM_BASE(_n) + 0x124) 183 #define REG_FE_GDM_TX_ETH_LONG_CNT(_n) (GDM_BASE(_n) + 0x128) 184 #define REG_FE_GDM_TX_ETH_E64_CNT_L(_n) (GDM_BASE(_n) + 0x12c) 185 #define REG_FE_GDM_TX_ETH_L64_CNT_L(_n) (GDM_BASE(_n) + 0x130) 186 #define REG_FE_GDM_TX_ETH_L127_CNT_L(_n) (GDM_BASE(_n) + 0x134) 187 #define REG_FE_GDM_TX_ETH_L255_CNT_L(_n) (GDM_BASE(_n) + 0x138) 188 #define REG_FE_GDM_TX_ETH_L511_CNT_L(_n) (GDM_BASE(_n) + 0x13c) 189 #define REG_FE_GDM_TX_ETH_L1023_CNT_L(_n) (GDM_BASE(_n) + 0x140) 190 191 #define REG_FE_GDM_RX_OK_PKT_CNT_L(_n) (GDM_BASE(_n) + 0x148) 192 #define REG_FE_GDM_RX_FC_DROP_CNT(_n) (GDM_BASE(_n) + 0x14c) 193 #define REG_FE_GDM_RX_RC_DROP_CNT(_n) (GDM_BASE(_n) + 0x150) 194 #define REG_FE_GDM_RX_OVERFLOW_DROP_CNT(_n) (GDM_BASE(_n) + 0x154) 195 #define REG_FE_GDM_RX_ERROR_DROP_CNT(_n) (GDM_BASE(_n) + 0x158) 196 #define REG_FE_GDM_RX_OK_BYTE_CNT_L(_n) (GDM_BASE(_n) + 0x15c) 197 #define REG_FE_GDM_RX_ETH_PKT_CNT_L(_n) (GDM_BASE(_n) + 0x160) 198 #define REG_FE_GDM_RX_ETH_BYTE_CNT_L(_n) (GDM_BASE(_n) + 0x164) 199 #define REG_FE_GDM_RX_ETH_DROP_CNT(_n) (GDM_BASE(_n) + 0x168) 200 #define REG_FE_GDM_RX_ETH_BC_CNT(_n) (GDM_BASE(_n) + 0x16c) 201 #define REG_FE_GDM_RX_ETH_MC_CNT(_n) (GDM_BASE(_n) + 0x170) 202 #define REG_FE_GDM_RX_ETH_CRC_ERR_CNT(_n) (GDM_BASE(_n) + 0x174) 203 #define REG_FE_GDM_RX_ETH_FRAG_CNT(_n) (GDM_BASE(_n) + 0x178) 204 #define REG_FE_GDM_RX_ETH_JABBER_CNT(_n) (GDM_BASE(_n) + 0x17c) 205 #define REG_FE_GDM_RX_ETH_RUNT_CNT(_n) (GDM_BASE(_n) + 0x180) 206 #define REG_FE_GDM_RX_ETH_LONG_CNT(_n) (GDM_BASE(_n) + 0x184) 207 #define REG_FE_GDM_RX_ETH_E64_CNT_L(_n) (GDM_BASE(_n) + 0x188) 208 #define REG_FE_GDM_RX_ETH_L64_CNT_L(_n) (GDM_BASE(_n) + 0x18c) 209 #define REG_FE_GDM_RX_ETH_L127_CNT_L(_n) (GDM_BASE(_n) + 0x190) 210 #define REG_FE_GDM_RX_ETH_L255_CNT_L(_n) (GDM_BASE(_n) + 0x194) 211 #define REG_FE_GDM_RX_ETH_L511_CNT_L(_n) (GDM_BASE(_n) + 0x198) 212 #define REG_FE_GDM_RX_ETH_L1023_CNT_L(_n) (GDM_BASE(_n) + 0x19c) 213 214 #define REG_PPE_GLO_CFG(_n) (((_n) ? PPE2_BASE : PPE1_BASE) + 0x200) 215 #define PPE_GLO_CFG_BUSY_MASK BIT(31) 216 #define PPE_GLO_CFG_FLOW_DROP_UPDATE_MASK BIT(9) 217 #define PPE_GLO_CFG_PSE_HASH_OFS_MASK BIT(6) 218 #define PPE_GLO_CFG_PPE_BSWAP_MASK BIT(5) 219 #define PPE_GLO_CFG_TTL_DROP_MASK BIT(4) 220 #define PPE_GLO_CFG_IP4_CS_DROP_MASK BIT(3) 221 #define PPE_GLO_CFG_IP4_L4_CS_DROP_MASK BIT(2) 222 #define PPE_GLO_CFG_EN_MASK BIT(0) 223 224 #define REG_PPE_PPE_FLOW_CFG(_n) (((_n) ? PPE2_BASE : PPE1_BASE) + 0x204) 225 #define PPE_FLOW_CFG_IP6_HASH_GRE_KEY_MASK BIT(20) 226 #define PPE_FLOW_CFG_IP4_HASH_GRE_KEY_MASK BIT(19) 227 #define PPE_FLOW_CFG_IP4_HASH_FLOW_LABEL_MASK BIT(18) 228 #define PPE_FLOW_CFG_IP4_NAT_FRAG_MASK BIT(17) 229 #define PPE_FLOW_CFG_IP_PROTO_BLACKLIST_MASK BIT(16) 230 #define PPE_FLOW_CFG_IP4_DSLITE_MASK BIT(14) 231 #define PPE_FLOW_CFG_IP4_NAPT_MASK BIT(13) 232 #define PPE_FLOW_CFG_IP4_NAT_MASK BIT(12) 233 #define PPE_FLOW_CFG_IP6_6RD_MASK BIT(10) 234 #define PPE_FLOW_CFG_IP6_5T_ROUTE_MASK BIT(9) 235 #define PPE_FLOW_CFG_IP6_3T_ROUTE_MASK BIT(8) 236 #define PPE_FLOW_CFG_IP4_UDP_FRAG_MASK BIT(7) 237 #define PPE_FLOW_CFG_IP4_TCP_FRAG_MASK BIT(6) 238 239 #define REG_PPE_IP_PROTO_CHK(_n) (((_n) ? PPE2_BASE : PPE1_BASE) + 0x208) 240 #define PPE_IP_PROTO_CHK_IPV4_MASK GENMASK(15, 0) 241 #define PPE_IP_PROTO_CHK_IPV6_MASK GENMASK(31, 16) 242 243 #define REG_PPE_TB_CFG(_n) (((_n) ? PPE2_BASE : PPE1_BASE) + 0x21c) 244 #define PPE_SRAM_TB_NUM_ENTRY_MASK GENMASK(26, 24) 245 #define PPE_TB_CFG_KEEPALIVE_MASK GENMASK(13, 12) 246 #define PPE_TB_CFG_AGE_TCP_FIN_MASK BIT(11) 247 #define PPE_TB_CFG_AGE_UDP_MASK BIT(10) 248 #define PPE_TB_CFG_AGE_TCP_MASK BIT(9) 249 #define PPE_TB_CFG_AGE_UNBIND_MASK BIT(8) 250 #define PPE_TB_CFG_AGE_NON_L4_MASK BIT(7) 251 #define PPE_TB_CFG_AGE_PREBIND_MASK BIT(6) 252 #define PPE_TB_CFG_SEARCH_MISS_MASK GENMASK(5, 4) 253 #define PPE_TB_ENTRY_SIZE_MASK BIT(3) 254 #define PPE_DRAM_TB_NUM_ENTRY_MASK GENMASK(2, 0) 255 256 #define REG_PPE_TB_BASE(_n) (((_n) ? PPE2_BASE : PPE1_BASE) + 0x220) 257 258 #define REG_PPE_BIND_RATE(_n) (((_n) ? PPE2_BASE : PPE1_BASE) + 0x228) 259 #define PPE_BIND_RATE_L2B_BIND_MASK GENMASK(31, 16) 260 #define PPE_BIND_RATE_BIND_MASK GENMASK(15, 0) 261 262 #define REG_PPE_BIND_LIMIT0(_n) (((_n) ? PPE2_BASE : PPE1_BASE) + 0x22c) 263 #define PPE_BIND_LIMIT0_HALF_MASK GENMASK(29, 16) 264 #define PPE_BIND_LIMIT0_QUARTER_MASK GENMASK(13, 0) 265 266 #define REG_PPE_BIND_LIMIT1(_n) (((_n) ? PPE2_BASE : PPE1_BASE) + 0x230) 267 #define PPE_BIND_LIMIT1_NON_L4_MASK GENMASK(23, 16) 268 #define PPE_BIND_LIMIT1_FULL_MASK GENMASK(13, 0) 269 270 #define REG_PPE_BND_AGE0(_n) (((_n) ? PPE2_BASE : PPE1_BASE) + 0x23c) 271 #define PPE_BIND_AGE0_DELTA_NON_L4 GENMASK(30, 16) 272 #define PPE_BIND_AGE0_DELTA_UDP GENMASK(14, 0) 273 274 #define REG_PPE_UNBIND_AGE(_n) (((_n) ? PPE2_BASE : PPE1_BASE) + 0x238) 275 #define PPE_UNBIND_AGE_MIN_PACKETS_MASK GENMASK(31, 16) 276 #define PPE_UNBIND_AGE_DELTA_MASK GENMASK(7, 0) 277 278 #define REG_PPE_BND_AGE1(_n) (((_n) ? PPE2_BASE : PPE1_BASE) + 0x240) 279 #define PPE_BIND_AGE1_DELTA_TCP_FIN GENMASK(30, 16) 280 #define PPE_BIND_AGE1_DELTA_TCP GENMASK(14, 0) 281 282 #define REG_PPE_HASH_SEED(_n) (((_n) ? PPE2_BASE : PPE1_BASE) + 0x244) 283 #define PPE_HASH_SEED 0x12345678 284 285 #define REG_PPE_DFT_CPORT0(_n) (((_n) ? PPE2_BASE : PPE1_BASE) + 0x248) 286 287 #define REG_PPE_DFT_CPORT1(_n) (((_n) ? PPE2_BASE : PPE1_BASE) + 0x24c) 288 289 #define REG_PPE_TB_HASH_CFG(_n) (((_n) ? PPE2_BASE : PPE1_BASE) + 0x250) 290 #define PPE_DRAM_HASH1_MODE_MASK GENMASK(31, 28) 291 #define PPE_DRAM_HASH1_EN_MASK BIT(24) 292 #define PPE_DRAM_HASH0_MODE_MASK GENMASK(23, 20) 293 #define PPE_DRAM_TABLE_EN_MASK BIT(16) 294 #define PPE_SRAM_HASH1_MODE_MASK GENMASK(15, 12) 295 #define PPE_SRAM_HASH1_EN_MASK BIT(8) 296 #define PPE_SRAM_HASH0_MODE_MASK GENMASK(7, 4) 297 #define PPE_SRAM_TABLE_EN_MASK BIT(0) 298 299 #define REG_PPE_MTU_BASE(_n) (((_n) ? PPE2_BASE : PPE1_BASE) + 0x304) 300 #define REG_PPE_MTU(_m, _n) (REG_PPE_MTU_BASE(_m) + ((_n) << 2)) 301 #define FP1_EGRESS_MTU_MASK GENMASK(29, 16) 302 #define FP0_EGRESS_MTU_MASK GENMASK(13, 0) 303 304 #define REG_PPE_RAM_CTRL(_n) (((_n) ? PPE2_BASE : PPE1_BASE) + 0x31c) 305 #define PPE_SRAM_CTRL_ACK_MASK BIT(31) 306 #define PPE_SRAM_CTRL_DUAL_SUCESS_MASK BIT(30) 307 #define PPE_SRAM_CTRL_ENTRY_MASK GENMASK(23, 8) 308 #define PPE_SRAM_WR_DUAL_DIRECTION_MASK BIT(2) 309 #define PPE_SRAM_CTRL_WR_MASK BIT(1) 310 #define PPE_SRAM_CTRL_REQ_MASK BIT(0) 311 312 #define REG_PPE_RAM_BASE(_n) (((_n) ? PPE2_BASE : PPE1_BASE) + 0x320) 313 #define REG_PPE_RAM_ENTRY(_m, _n) (REG_PPE_RAM_BASE(_m) + ((_n) << 2)) 314 315 #define REG_FE_GDM_TX_OK_PKT_CNT_H(_n) (GDM_BASE(_n) + 0x280) 316 #define REG_FE_GDM_TX_OK_BYTE_CNT_H(_n) (GDM_BASE(_n) + 0x284) 317 #define REG_FE_GDM_TX_ETH_PKT_CNT_H(_n) (GDM_BASE(_n) + 0x288) 318 #define REG_FE_GDM_TX_ETH_BYTE_CNT_H(_n) (GDM_BASE(_n) + 0x28c) 319 320 #define REG_FE_GDM_RX_OK_PKT_CNT_H(_n) (GDM_BASE(_n) + 0x290) 321 #define REG_FE_GDM_RX_OK_BYTE_CNT_H(_n) (GDM_BASE(_n) + 0x294) 322 #define REG_FE_GDM_RX_ETH_PKT_CNT_H(_n) (GDM_BASE(_n) + 0x298) 323 #define REG_FE_GDM_RX_ETH_BYTE_CNT_H(_n) (GDM_BASE(_n) + 0x29c) 324 #define REG_FE_GDM_TX_ETH_E64_CNT_H(_n) (GDM_BASE(_n) + 0x2b8) 325 #define REG_FE_GDM_TX_ETH_L64_CNT_H(_n) (GDM_BASE(_n) + 0x2bc) 326 #define REG_FE_GDM_TX_ETH_L127_CNT_H(_n) (GDM_BASE(_n) + 0x2c0) 327 #define REG_FE_GDM_TX_ETH_L255_CNT_H(_n) (GDM_BASE(_n) + 0x2c4) 328 #define REG_FE_GDM_TX_ETH_L511_CNT_H(_n) (GDM_BASE(_n) + 0x2c8) 329 #define REG_FE_GDM_TX_ETH_L1023_CNT_H(_n) (GDM_BASE(_n) + 0x2cc) 330 #define REG_FE_GDM_RX_ETH_E64_CNT_H(_n) (GDM_BASE(_n) + 0x2e8) 331 #define REG_FE_GDM_RX_ETH_L64_CNT_H(_n) (GDM_BASE(_n) + 0x2ec) 332 #define REG_FE_GDM_RX_ETH_L127_CNT_H(_n) (GDM_BASE(_n) + 0x2f0) 333 #define REG_FE_GDM_RX_ETH_L255_CNT_H(_n) (GDM_BASE(_n) + 0x2f4) 334 #define REG_FE_GDM_RX_ETH_L511_CNT_H(_n) (GDM_BASE(_n) + 0x2f8) 335 #define REG_FE_GDM_RX_ETH_L1023_CNT_H(_n) (GDM_BASE(_n) + 0x2fc) 336 337 #define REG_GDM2_CHN_RLS (GDM2_BASE + 0x20) 338 #define MBI_RX_AGE_SEL_MASK GENMASK(26, 25) 339 #define MBI_TX_AGE_SEL_MASK GENMASK(18, 17) 340 341 #define REG_GDM3_FWD_CFG GDM3_BASE 342 #define GDM3_PAD_EN_MASK BIT(28) 343 344 #define REG_GDM4_FWD_CFG GDM4_BASE 345 #define GDM4_PAD_EN_MASK BIT(28) 346 #define GDM4_SPORT_OFFSET0_MASK GENMASK(11, 8) 347 348 #define REG_GDM4_SRC_PORT_SET (GDM4_BASE + 0x23c) 349 #define GDM4_SPORT_OFF2_MASK GENMASK(19, 16) 350 #define GDM4_SPORT_OFF1_MASK GENMASK(15, 12) 351 #define GDM4_SPORT_OFF0_MASK GENMASK(11, 8) 352 353 #define REG_IP_FRAG_FP 0x2010 354 #define IP_ASSEMBLE_PORT_MASK GENMASK(24, 21) 355 #define IP_ASSEMBLE_NBQ_MASK GENMASK(20, 16) 356 #define IP_FRAGMENT_PORT_MASK GENMASK(8, 5) 357 #define IP_FRAGMENT_NBQ_MASK GENMASK(4, 0) 358 359 #define REG_MC_VLAN_EN 0x2100 360 #define MC_VLAN_EN_MASK BIT(0) 361 362 #define REG_MC_VLAN_CFG 0x2104 363 #define MC_VLAN_CFG_CMD_DONE_MASK BIT(31) 364 #define MC_VLAN_CFG_TABLE_ID_MASK GENMASK(21, 16) 365 #define MC_VLAN_CFG_PORT_ID_MASK GENMASK(11, 8) 366 #define MC_VLAN_CFG_TABLE_SEL_MASK BIT(4) 367 #define MC_VLAN_CFG_RW_MASK BIT(0) 368 369 #define REG_MC_VLAN_DATA 0x2108 370 371 #define REG_SP_DFT_CPORT(_n) (0x20e0 + ((_n) << 2)) 372 #define SP_CPORT_PCIE1_MASK GENMASK(31, 28) 373 #define SP_CPORT_PCIE0_MASK GENMASK(27, 24) 374 #define SP_CPORT_USB_MASK GENMASK(7, 4) 375 #define SP_CPORT_ETH_MASK GENMASK(7, 4) 376 377 #define REG_SRC_PORT_FC_MAP6 0x2298 378 #define FC_ID_OF_SRC_PORT27_MASK GENMASK(28, 24) 379 #define FC_ID_OF_SRC_PORT26_MASK GENMASK(20, 16) 380 #define FC_ID_OF_SRC_PORT25_MASK GENMASK(12, 8) 381 #define FC_ID_OF_SRC_PORT24_MASK GENMASK(4, 0) 382 383 #define REG_CDM5_RX_OQ1_DROP_CNT 0x29d4 384 385 /* QDMA */ 386 #define REG_QDMA_GLOBAL_CFG 0x0004 387 #define GLOBAL_CFG_RX_2B_OFFSET_MASK BIT(31) 388 #define GLOBAL_CFG_DMA_PREFERENCE_MASK GENMASK(30, 29) 389 #define GLOBAL_CFG_CPU_TXR_RR_MASK BIT(28) 390 #define GLOBAL_CFG_DSCP_BYTE_SWAP_MASK BIT(27) 391 #define GLOBAL_CFG_PAYLOAD_BYTE_SWAP_MASK BIT(26) 392 #define GLOBAL_CFG_MULTICAST_MODIFY_FP_MASK BIT(25) 393 #define GLOBAL_CFG_OAM_MODIFY_MASK BIT(24) 394 #define GLOBAL_CFG_RESET_MASK BIT(23) 395 #define GLOBAL_CFG_RESET_DONE_MASK BIT(22) 396 #define GLOBAL_CFG_MULTICAST_EN_MASK BIT(21) 397 #define GLOBAL_CFG_IRQ1_EN_MASK BIT(20) 398 #define GLOBAL_CFG_IRQ0_EN_MASK BIT(19) 399 #define GLOBAL_CFG_LOOPCNT_EN_MASK BIT(18) 400 #define GLOBAL_CFG_RD_BYPASS_WR_MASK BIT(17) 401 #define GLOBAL_CFG_QDMA_LOOPBACK_MASK BIT(16) 402 #define GLOBAL_CFG_LPBK_RXQ_SEL_MASK GENMASK(13, 8) 403 #define GLOBAL_CFG_CHECK_DONE_MASK BIT(7) 404 #define GLOBAL_CFG_TX_WB_DONE_MASK BIT(6) 405 #define GLOBAL_CFG_MAX_ISSUE_NUM_MASK GENMASK(5, 4) 406 #define GLOBAL_CFG_RX_DMA_BUSY_MASK BIT(3) 407 #define GLOBAL_CFG_RX_DMA_EN_MASK BIT(2) 408 #define GLOBAL_CFG_TX_DMA_BUSY_MASK BIT(1) 409 #define GLOBAL_CFG_TX_DMA_EN_MASK BIT(0) 410 411 #define REG_FWD_DSCP_BASE 0x0010 412 #define REG_FWD_BUF_BASE 0x0014 413 414 #define REG_HW_FWD_DSCP_CFG 0x0018 415 #define HW_FWD_DSCP_PAYLOAD_SIZE_MASK GENMASK(29, 28) 416 #define HW_FWD_DSCP_SCATTER_LEN_MASK GENMASK(17, 16) 417 #define HW_FWD_DSCP_MIN_SCATTER_LEN_MASK GENMASK(15, 0) 418 419 #define REG_INT_STATUS(_n) \ 420 (((_n) == 4) ? 0x0730 : \ 421 ((_n) == 3) ? 0x0724 : \ 422 ((_n) == 2) ? 0x0720 : \ 423 ((_n) == 1) ? 0x0024 : 0x0020) 424 425 #define REG_INT_ENABLE(_n) \ 426 (((_n) == 4) ? 0x0750 : \ 427 ((_n) == 3) ? 0x0744 : \ 428 ((_n) == 2) ? 0x0740 : \ 429 ((_n) == 1) ? 0x002c : 0x0028) 430 431 /* QDMA_CSR_INT_ENABLE1 */ 432 #define RX15_COHERENT_INT_MASK BIT(31) 433 #define RX14_COHERENT_INT_MASK BIT(30) 434 #define RX13_COHERENT_INT_MASK BIT(29) 435 #define RX12_COHERENT_INT_MASK BIT(28) 436 #define RX11_COHERENT_INT_MASK BIT(27) 437 #define RX10_COHERENT_INT_MASK BIT(26) 438 #define RX9_COHERENT_INT_MASK BIT(25) 439 #define RX8_COHERENT_INT_MASK BIT(24) 440 #define RX7_COHERENT_INT_MASK BIT(23) 441 #define RX6_COHERENT_INT_MASK BIT(22) 442 #define RX5_COHERENT_INT_MASK BIT(21) 443 #define RX4_COHERENT_INT_MASK BIT(20) 444 #define RX3_COHERENT_INT_MASK BIT(19) 445 #define RX2_COHERENT_INT_MASK BIT(18) 446 #define RX1_COHERENT_INT_MASK BIT(17) 447 #define RX0_COHERENT_INT_MASK BIT(16) 448 #define TX7_COHERENT_INT_MASK BIT(15) 449 #define TX6_COHERENT_INT_MASK BIT(14) 450 #define TX5_COHERENT_INT_MASK BIT(13) 451 #define TX4_COHERENT_INT_MASK BIT(12) 452 #define TX3_COHERENT_INT_MASK BIT(11) 453 #define TX2_COHERENT_INT_MASK BIT(10) 454 #define TX1_COHERENT_INT_MASK BIT(9) 455 #define TX0_COHERENT_INT_MASK BIT(8) 456 #define CNT_OVER_FLOW_INT_MASK BIT(7) 457 #define IRQ1_FULL_INT_MASK BIT(5) 458 #define IRQ1_INT_MASK BIT(4) 459 #define HWFWD_DSCP_LOW_INT_MASK BIT(3) 460 #define HWFWD_DSCP_EMPTY_INT_MASK BIT(2) 461 #define IRQ0_FULL_INT_MASK BIT(1) 462 #define IRQ0_INT_MASK BIT(0) 463 464 #define TX_DONE_INT_MASK(_n) \ 465 ((_n) ? IRQ1_INT_MASK | IRQ1_FULL_INT_MASK \ 466 : IRQ0_INT_MASK | IRQ0_FULL_INT_MASK) 467 468 #define INT_TX_MASK \ 469 (IRQ1_INT_MASK | IRQ1_FULL_INT_MASK | \ 470 IRQ0_INT_MASK | IRQ0_FULL_INT_MASK) 471 472 #define INT_IDX0_MASK \ 473 (TX0_COHERENT_INT_MASK | TX1_COHERENT_INT_MASK | \ 474 TX2_COHERENT_INT_MASK | TX3_COHERENT_INT_MASK | \ 475 TX4_COHERENT_INT_MASK | TX5_COHERENT_INT_MASK | \ 476 TX6_COHERENT_INT_MASK | TX7_COHERENT_INT_MASK | \ 477 RX0_COHERENT_INT_MASK | RX1_COHERENT_INT_MASK | \ 478 RX2_COHERENT_INT_MASK | RX3_COHERENT_INT_MASK | \ 479 RX4_COHERENT_INT_MASK | RX7_COHERENT_INT_MASK | \ 480 RX8_COHERENT_INT_MASK | RX9_COHERENT_INT_MASK | \ 481 RX15_COHERENT_INT_MASK | INT_TX_MASK) 482 483 /* QDMA_CSR_INT_ENABLE2 */ 484 #define RX15_NO_CPU_DSCP_INT_MASK BIT(31) 485 #define RX14_NO_CPU_DSCP_INT_MASK BIT(30) 486 #define RX13_NO_CPU_DSCP_INT_MASK BIT(29) 487 #define RX12_NO_CPU_DSCP_INT_MASK BIT(28) 488 #define RX11_NO_CPU_DSCP_INT_MASK BIT(27) 489 #define RX10_NO_CPU_DSCP_INT_MASK BIT(26) 490 #define RX9_NO_CPU_DSCP_INT_MASK BIT(25) 491 #define RX8_NO_CPU_DSCP_INT_MASK BIT(24) 492 #define RX7_NO_CPU_DSCP_INT_MASK BIT(23) 493 #define RX6_NO_CPU_DSCP_INT_MASK BIT(22) 494 #define RX5_NO_CPU_DSCP_INT_MASK BIT(21) 495 #define RX4_NO_CPU_DSCP_INT_MASK BIT(20) 496 #define RX3_NO_CPU_DSCP_INT_MASK BIT(19) 497 #define RX2_NO_CPU_DSCP_INT_MASK BIT(18) 498 #define RX1_NO_CPU_DSCP_INT_MASK BIT(17) 499 #define RX0_NO_CPU_DSCP_INT_MASK BIT(16) 500 #define RX15_DONE_INT_MASK BIT(15) 501 #define RX14_DONE_INT_MASK BIT(14) 502 #define RX13_DONE_INT_MASK BIT(13) 503 #define RX12_DONE_INT_MASK BIT(12) 504 #define RX11_DONE_INT_MASK BIT(11) 505 #define RX10_DONE_INT_MASK BIT(10) 506 #define RX9_DONE_INT_MASK BIT(9) 507 #define RX8_DONE_INT_MASK BIT(8) 508 #define RX7_DONE_INT_MASK BIT(7) 509 #define RX6_DONE_INT_MASK BIT(6) 510 #define RX5_DONE_INT_MASK BIT(5) 511 #define RX4_DONE_INT_MASK BIT(4) 512 #define RX3_DONE_INT_MASK BIT(3) 513 #define RX2_DONE_INT_MASK BIT(2) 514 #define RX1_DONE_INT_MASK BIT(1) 515 #define RX0_DONE_INT_MASK BIT(0) 516 517 #define RX_DONE_INT_MASK \ 518 (RX0_DONE_INT_MASK | RX1_DONE_INT_MASK | \ 519 RX2_DONE_INT_MASK | RX3_DONE_INT_MASK | \ 520 RX4_DONE_INT_MASK | RX7_DONE_INT_MASK | \ 521 RX8_DONE_INT_MASK | RX9_DONE_INT_MASK | \ 522 RX15_DONE_INT_MASK) 523 #define INT_IDX1_MASK \ 524 (RX_DONE_INT_MASK | \ 525 RX0_NO_CPU_DSCP_INT_MASK | RX1_NO_CPU_DSCP_INT_MASK | \ 526 RX2_NO_CPU_DSCP_INT_MASK | RX3_NO_CPU_DSCP_INT_MASK | \ 527 RX4_NO_CPU_DSCP_INT_MASK | RX7_NO_CPU_DSCP_INT_MASK | \ 528 RX8_NO_CPU_DSCP_INT_MASK | RX9_NO_CPU_DSCP_INT_MASK | \ 529 RX15_NO_CPU_DSCP_INT_MASK) 530 531 /* QDMA_CSR_INT_ENABLE5 */ 532 #define TX31_COHERENT_INT_MASK BIT(31) 533 #define TX30_COHERENT_INT_MASK BIT(30) 534 #define TX29_COHERENT_INT_MASK BIT(29) 535 #define TX28_COHERENT_INT_MASK BIT(28) 536 #define TX27_COHERENT_INT_MASK BIT(27) 537 #define TX26_COHERENT_INT_MASK BIT(26) 538 #define TX25_COHERENT_INT_MASK BIT(25) 539 #define TX24_COHERENT_INT_MASK BIT(24) 540 #define TX23_COHERENT_INT_MASK BIT(23) 541 #define TX22_COHERENT_INT_MASK BIT(22) 542 #define TX21_COHERENT_INT_MASK BIT(21) 543 #define TX20_COHERENT_INT_MASK BIT(20) 544 #define TX19_COHERENT_INT_MASK BIT(19) 545 #define TX18_COHERENT_INT_MASK BIT(18) 546 #define TX17_COHERENT_INT_MASK BIT(17) 547 #define TX16_COHERENT_INT_MASK BIT(16) 548 #define TX15_COHERENT_INT_MASK BIT(15) 549 #define TX14_COHERENT_INT_MASK BIT(14) 550 #define TX13_COHERENT_INT_MASK BIT(13) 551 #define TX12_COHERENT_INT_MASK BIT(12) 552 #define TX11_COHERENT_INT_MASK BIT(11) 553 #define TX10_COHERENT_INT_MASK BIT(10) 554 #define TX9_COHERENT_INT_MASK BIT(9) 555 #define TX8_COHERENT_INT_MASK BIT(8) 556 557 #define INT_IDX4_MASK \ 558 (TX8_COHERENT_INT_MASK | TX9_COHERENT_INT_MASK | \ 559 TX10_COHERENT_INT_MASK | TX11_COHERENT_INT_MASK | \ 560 TX12_COHERENT_INT_MASK | TX13_COHERENT_INT_MASK | \ 561 TX14_COHERENT_INT_MASK | TX15_COHERENT_INT_MASK | \ 562 TX16_COHERENT_INT_MASK | TX17_COHERENT_INT_MASK | \ 563 TX18_COHERENT_INT_MASK | TX19_COHERENT_INT_MASK | \ 564 TX20_COHERENT_INT_MASK | TX21_COHERENT_INT_MASK | \ 565 TX22_COHERENT_INT_MASK | TX23_COHERENT_INT_MASK | \ 566 TX24_COHERENT_INT_MASK | TX25_COHERENT_INT_MASK | \ 567 TX26_COHERENT_INT_MASK | TX27_COHERENT_INT_MASK | \ 568 TX28_COHERENT_INT_MASK | TX29_COHERENT_INT_MASK | \ 569 TX30_COHERENT_INT_MASK | TX31_COHERENT_INT_MASK) 570 571 #define REG_TX_IRQ_BASE(_n) ((_n) ? 0x0048 : 0x0050) 572 573 #define REG_TX_IRQ_CFG(_n) ((_n) ? 0x004c : 0x0054) 574 #define TX_IRQ_THR_MASK GENMASK(27, 16) 575 #define TX_IRQ_DEPTH_MASK GENMASK(11, 0) 576 577 #define REG_IRQ_CLEAR_LEN(_n) ((_n) ? 0x0064 : 0x0058) 578 #define IRQ_CLEAR_LEN_MASK GENMASK(7, 0) 579 580 #define REG_IRQ_STATUS(_n) ((_n) ? 0x0068 : 0x005c) 581 #define IRQ_ENTRY_LEN_MASK GENMASK(27, 16) 582 #define IRQ_HEAD_IDX_MASK GENMASK(11, 0) 583 584 #define REG_TX_RING_BASE(_n) \ 585 (((_n) < 8) ? 0x0100 + ((_n) << 5) : 0x0b00 + (((_n) - 8) << 5)) 586 587 #define REG_TX_RING_BLOCKING(_n) \ 588 (((_n) < 8) ? 0x0104 + ((_n) << 5) : 0x0b04 + (((_n) - 8) << 5)) 589 590 #define TX_RING_IRQ_BLOCKING_MAP_MASK BIT(6) 591 #define TX_RING_IRQ_BLOCKING_CFG_MASK BIT(4) 592 #define TX_RING_IRQ_BLOCKING_TX_DROP_EN_MASK BIT(2) 593 #define TX_RING_IRQ_BLOCKING_MAX_TH_TXRING_EN_MASK BIT(1) 594 #define TX_RING_IRQ_BLOCKING_MIN_TH_TXRING_EN_MASK BIT(0) 595 596 #define REG_TX_CPU_IDX(_n) \ 597 (((_n) < 8) ? 0x0108 + ((_n) << 5) : 0x0b08 + (((_n) - 8) << 5)) 598 599 #define TX_RING_CPU_IDX_MASK GENMASK(15, 0) 600 601 #define REG_TX_DMA_IDX(_n) \ 602 (((_n) < 8) ? 0x010c + ((_n) << 5) : 0x0b0c + (((_n) - 8) << 5)) 603 604 #define TX_RING_DMA_IDX_MASK GENMASK(15, 0) 605 606 #define IRQ_RING_IDX_MASK GENMASK(20, 16) 607 #define IRQ_DESC_IDX_MASK GENMASK(15, 0) 608 609 #define REG_RX_RING_BASE(_n) \ 610 (((_n) < 16) ? 0x0200 + ((_n) << 5) : 0x0e00 + (((_n) - 16) << 5)) 611 612 #define REG_RX_RING_SIZE(_n) \ 613 (((_n) < 16) ? 0x0204 + ((_n) << 5) : 0x0e04 + (((_n) - 16) << 5)) 614 615 #define RX_RING_THR_MASK GENMASK(31, 16) 616 #define RX_RING_SIZE_MASK GENMASK(15, 0) 617 618 #define REG_RX_CPU_IDX(_n) \ 619 (((_n) < 16) ? 0x0208 + ((_n) << 5) : 0x0e08 + (((_n) - 16) << 5)) 620 621 #define RX_RING_CPU_IDX_MASK GENMASK(15, 0) 622 623 #define REG_RX_DMA_IDX(_n) \ 624 (((_n) < 16) ? 0x020c + ((_n) << 5) : 0x0e0c + (((_n) - 16) << 5)) 625 626 #define REG_RX_DELAY_INT_IDX(_n) \ 627 (((_n) < 16) ? 0x0210 + ((_n) << 5) : 0x0e10 + (((_n) - 16) << 5)) 628 629 #define REG_RX_SCATTER_CFG(_n) \ 630 (((_n) < 16) ? 0x0214 + ((_n) << 5) : 0x0e14 + (((_n) - 16) << 5)) 631 632 #define RX_DELAY_INT_MASK GENMASK(15, 0) 633 634 #define RX_RING_DMA_IDX_MASK GENMASK(15, 0) 635 636 #define RX_RING_SG_EN_MASK BIT(0) 637 638 #define REG_INGRESS_TRTCM_CFG 0x0070 639 #define INGRESS_TRTCM_EN_MASK BIT(31) 640 #define INGRESS_TRTCM_MODE_MASK BIT(30) 641 #define INGRESS_SLOW_TICK_RATIO_MASK GENMASK(29, 16) 642 #define INGRESS_FAST_TICK_MASK GENMASK(15, 0) 643 644 #define REG_QUEUE_CLOSE_CFG(_n) (0x00a0 + ((_n) & 0xfc)) 645 #define TXQ_DISABLE_CHAN_QUEUE_MASK(_n, _m) BIT((_m) + (((_n) & 0x3) << 3)) 646 647 #define REG_TXQ_DIS_CFG_BASE(_n) ((_n) ? 0x20a0 : 0x00a0) 648 #define REG_TXQ_DIS_CFG(_n, _m) (REG_TXQ_DIS_CFG_BASE((_n)) + (_m) << 2) 649 650 #define REG_CNTR_CFG(_n) (0x0400 + ((_n) << 3)) 651 #define CNTR_EN_MASK BIT(31) 652 #define CNTR_ALL_CHAN_EN_MASK BIT(30) 653 #define CNTR_ALL_QUEUE_EN_MASK BIT(29) 654 #define CNTR_ALL_DSCP_RING_EN_MASK BIT(28) 655 #define CNTR_SRC_MASK GENMASK(27, 24) 656 #define CNTR_DSCP_RING_MASK GENMASK(20, 16) 657 #define CNTR_CHAN_MASK GENMASK(7, 3) 658 #define CNTR_QUEUE_MASK GENMASK(2, 0) 659 660 #define REG_CNTR_VAL(_n) (0x0404 + ((_n) << 3)) 661 662 #define REG_LMGR_INIT_CFG 0x1000 663 #define LMGR_INIT_START BIT(31) 664 #define LMGR_SRAM_MODE_MASK BIT(30) 665 #define HW_FWD_PKTSIZE_OVERHEAD_MASK GENMASK(27, 20) 666 #define HW_FWD_DESC_NUM_MASK GENMASK(16, 0) 667 668 #define REG_FWD_DSCP_LOW_THR 0x1004 669 #define FWD_DSCP_LOW_THR_MASK GENMASK(17, 0) 670 671 #define REG_EGRESS_RATE_METER_CFG 0x100c 672 #define EGRESS_RATE_METER_EN_MASK BIT(31) 673 #define EGRESS_RATE_METER_EQ_RATE_EN_MASK BIT(17) 674 #define EGRESS_RATE_METER_WINDOW_SZ_MASK GENMASK(16, 12) 675 #define EGRESS_RATE_METER_TIMESLICE_MASK GENMASK(10, 0) 676 677 #define REG_EGRESS_TRTCM_CFG 0x1010 678 #define EGRESS_TRTCM_EN_MASK BIT(31) 679 #define EGRESS_TRTCM_MODE_MASK BIT(30) 680 #define EGRESS_SLOW_TICK_RATIO_MASK GENMASK(29, 16) 681 #define EGRESS_FAST_TICK_MASK GENMASK(15, 0) 682 683 #define TRTCM_PARAM_RW_MASK BIT(31) 684 #define TRTCM_PARAM_RW_DONE_MASK BIT(30) 685 #define TRTCM_PARAM_TYPE_MASK GENMASK(29, 28) 686 #define TRTCM_METER_GROUP_MASK GENMASK(27, 26) 687 #define TRTCM_PARAM_INDEX_MASK GENMASK(23, 17) 688 #define TRTCM_PARAM_RATE_TYPE_MASK BIT(16) 689 690 #define REG_TRTCM_CFG_PARAM(_n) ((_n) + 0x4) 691 #define REG_TRTCM_DATA_LOW(_n) ((_n) + 0x8) 692 #define REG_TRTCM_DATA_HIGH(_n) ((_n) + 0xc) 693 694 #define REG_TXWRR_MODE_CFG 0x1020 695 #define TWRR_WEIGHT_SCALE_MASK BIT(31) 696 #define TWRR_WEIGHT_BASE_MASK BIT(3) 697 698 #define REG_TXWRR_WEIGHT_CFG 0x1024 699 #define TWRR_RW_CMD_MASK BIT(31) 700 #define TWRR_RW_CMD_DONE BIT(30) 701 #define TWRR_CHAN_IDX_MASK GENMASK(23, 19) 702 #define TWRR_QUEUE_IDX_MASK GENMASK(18, 16) 703 #define TWRR_VALUE_MASK GENMASK(15, 0) 704 705 #define REG_PSE_BUF_USAGE_CFG 0x1028 706 #define PSE_BUF_ESTIMATE_EN_MASK BIT(29) 707 708 #define REG_CHAN_QOS_MODE(_n) (0x1040 + ((_n) << 2)) 709 #define CHAN_QOS_MODE_MASK(_n) GENMASK(2 + ((_n) << 2), (_n) << 2) 710 711 #define REG_GLB_TRTCM_CFG 0x1080 712 #define GLB_TRTCM_EN_MASK BIT(31) 713 #define GLB_TRTCM_MODE_MASK BIT(30) 714 #define GLB_SLOW_TICK_RATIO_MASK GENMASK(29, 16) 715 #define GLB_FAST_TICK_MASK GENMASK(15, 0) 716 717 #define REG_TXQ_CNGST_CFG 0x10a0 718 #define TXQ_CNGST_DROP_EN BIT(31) 719 #define TXQ_CNGST_DEI_DROP_EN BIT(30) 720 721 #define REG_SLA_TRTCM_CFG 0x1150 722 #define SLA_TRTCM_EN_MASK BIT(31) 723 #define SLA_TRTCM_MODE_MASK BIT(30) 724 #define SLA_SLOW_TICK_RATIO_MASK GENMASK(29, 16) 725 #define SLA_FAST_TICK_MASK GENMASK(15, 0) 726 727 /* CTRL */ 728 #define QDMA_DESC_DONE_MASK BIT(31) 729 #define QDMA_DESC_DROP_MASK BIT(30) /* tx: drop - rx: overflow */ 730 #define QDMA_DESC_MORE_MASK BIT(29) /* more SG elements */ 731 #define QDMA_DESC_DEI_MASK BIT(25) 732 #define QDMA_DESC_NO_DROP_MASK BIT(24) 733 #define QDMA_DESC_LEN_MASK GENMASK(15, 0) 734 /* DATA */ 735 #define QDMA_DESC_NEXT_ID_MASK GENMASK(15, 0) 736 /* TX MSG0 */ 737 #define QDMA_ETH_TXMSG_MIC_IDX_MASK BIT(30) 738 #define QDMA_ETH_TXMSG_SP_TAG_MASK GENMASK(29, 14) 739 #define QDMA_ETH_TXMSG_ICO_MASK BIT(13) 740 #define QDMA_ETH_TXMSG_UCO_MASK BIT(12) 741 #define QDMA_ETH_TXMSG_TCO_MASK BIT(11) 742 #define QDMA_ETH_TXMSG_TSO_MASK BIT(10) 743 #define QDMA_ETH_TXMSG_FAST_MASK BIT(9) 744 #define QDMA_ETH_TXMSG_OAM_MASK BIT(8) 745 #define QDMA_ETH_TXMSG_CHAN_MASK GENMASK(7, 3) 746 #define QDMA_ETH_TXMSG_QUEUE_MASK GENMASK(2, 0) 747 /* TX MSG1 */ 748 #define QDMA_ETH_TXMSG_NO_DROP BIT(31) 749 #define QDMA_ETH_TXMSG_METER_MASK GENMASK(30, 24) /* 0x7f no meters */ 750 #define QDMA_ETH_TXMSG_FPORT_MASK GENMASK(23, 20) 751 #define QDMA_ETH_TXMSG_NBOQ_MASK GENMASK(19, 15) 752 #define QDMA_ETH_TXMSG_HWF_MASK BIT(14) 753 #define QDMA_ETH_TXMSG_HOP_MASK BIT(13) 754 #define QDMA_ETH_TXMSG_PTP_MASK BIT(12) 755 #define QDMA_ETH_TXMSG_ACNT_G1_MASK GENMASK(10, 6) /* 0x1f do not count */ 756 #define QDMA_ETH_TXMSG_ACNT_G0_MASK GENMASK(5, 0) /* 0x3f do not count */ 757 758 /* RX MSG0 */ 759 #define QDMA_ETH_RXMSG_SPTAG GENMASK(21, 14) 760 /* RX MSG1 */ 761 #define QDMA_ETH_RXMSG_DEI_MASK BIT(31) 762 #define QDMA_ETH_RXMSG_IP6_MASK BIT(30) 763 #define QDMA_ETH_RXMSG_IP4_MASK BIT(29) 764 #define QDMA_ETH_RXMSG_IP4F_MASK BIT(28) 765 #define QDMA_ETH_RXMSG_L4_VALID_MASK BIT(27) 766 #define QDMA_ETH_RXMSG_L4F_MASK BIT(26) 767 #define QDMA_ETH_RXMSG_SPORT_MASK GENMASK(25, 21) 768 #define QDMA_ETH_RXMSG_CRSN_MASK GENMASK(20, 16) 769 #define QDMA_ETH_RXMSG_PPE_ENTRY_MASK GENMASK(15, 0) 770 771 struct airoha_qdma_desc { 772 __le32 rsv; 773 __le32 ctrl; 774 __le32 addr; 775 __le32 data; 776 __le32 msg0; 777 __le32 msg1; 778 __le32 msg2; 779 __le32 msg3; 780 }; 781 782 /* CTRL0 */ 783 #define QDMA_FWD_DESC_CTX_MASK BIT(31) 784 #define QDMA_FWD_DESC_RING_MASK GENMASK(30, 28) 785 #define QDMA_FWD_DESC_IDX_MASK GENMASK(27, 16) 786 #define QDMA_FWD_DESC_LEN_MASK GENMASK(15, 0) 787 /* CTRL1 */ 788 #define QDMA_FWD_DESC_FIRST_IDX_MASK GENMASK(15, 0) 789 /* CTRL2 */ 790 #define QDMA_FWD_DESC_MORE_PKT_NUM_MASK GENMASK(2, 0) 791 792 struct airoha_qdma_fwd_desc { 793 __le32 addr; 794 __le32 ctrl0; 795 __le32 ctrl1; 796 __le32 ctrl2; 797 __le32 msg0; 798 __le32 msg1; 799 __le32 rsv0; 800 __le32 rsv1; 801 }; 802 803 #endif /* AIROHA_REGS_H */ 804