Lines Matching full:1
56 # rdahi: bits [3:1] from insn, bit 0 is 1
57 # rdalo: bits [3:1] from insn, bit 0 is 0
65 @s_rrr_shi ....... .... s:1 rn:4 .... rd:4 .. shty:2 rm:4 \
67 @s_rxr_shi ....... .... s:1 .... .... rd:4 .. shty:2 rm:4 \
70 &s_rrr_shi shim=%imm5_12_6 s=1 rd=0
81 TST_xrri 1110101 0000 1 .... 0 ... 1111 .... .... @S_xrr_shi
86 # The v8.1M MVE shift insns overlap in encoding with MOVS/ORRS
90 # (eg "using a new shift insn on a v8.1M CPU without MVE"), and letting
95 UQSHL_ri 1110101 0010 1 .... 0 ... 1111 .. 00 1111 @mve_sh_ri
96 LSLL_ri 1110101 0010 1 ... 0 0 ... ... 1 .. 00 1111 @mve_shl_ri
97 UQSHLL_ri 1110101 0010 1 ... 1 0 ... ... 1 .. 00 1111 @mve_shl_ri
101 URSHR_ri 1110101 0010 1 .... 0 ... 1111 .. 01 1111 @mve_sh_ri
102 LSRL_ri 1110101 0010 1 ... 0 0 ... ... 1 .. 01 1111 @mve_shl_ri
103 URSHRL_ri 1110101 0010 1 ... 1 0 ... ... 1 .. 01 1111 @mve_shl_ri
107 SRSHR_ri 1110101 0010 1 .... 0 ... 1111 .. 10 1111 @mve_sh_ri
108 ASRL_ri 1110101 0010 1 ... 0 0 ... ... 1 .. 10 1111 @mve_shl_ri
109 SRSHRL_ri 1110101 0010 1 ... 1 0 ... ... 1 .. 10 1111 @mve_shl_ri
113 SQSHL_ri 1110101 0010 1 .... 0 ... 1111 .. 11 1111 @mve_sh_ri
114 SQSHLL_ri 1110101 0010 1 ... 1 0 ... ... 1 .. 11 1111 @mve_shl_ri
118 UQRSHL_rr 1110101 0010 1 .... .... 1111 0000 1101 @mve_sh_rr
119 LSLL_rr 1110101 0010 1 ... 0 .... ... 1 0000 1101 @mve_shl_rr
120 UQRSHLL64_rr 1110101 0010 1 ... 1 .... ... 1 0000 1101 @mve_shl_rr
124 SQRSHR_rr 1110101 0010 1 .... .... 1111 0010 1101 @mve_sh_rr
125 ASRL_rr 1110101 0010 1 ... 0 .... ... 1 0010 1101 @mve_shl_rr
126 SQRSHRL64_rr 1110101 0010 1 ... 1 .... ... 1 0010 1101 @mve_shl_rr
129 UQRSHLL48_rr 1110101 0010 1 ... 1 .... ... 1 1000 1101 @mve_shl_rr
130 SQRSHRL48_rr 1110101 0010 1 ... 1 .... ... 1 1010 1101 @mve_shl_rr
136 # v8.1M CSEL and friends
137 CSEL 1110101 0010 1 rn:4 10 op:2 rd:4 fcond:4 rm:4
144 TEQ_xrri 1110101 0100 1 .... 0 ... 1111 .... .... @S_xrr_shi
147 PKH 1110101 0110 0 rn:4 0 ... rd:4 .. tb:1 0 rm:4 \
150 CMN_xrri 1110101 1000 1 .... 0 ... 1111 .... .... @S_xrr_shi
156 CMP_xrri 1110101 1101 1 .... 0 ... 1111 .... .... @S_xrr_shi
163 MOV_rxrr 1111 1010 0 shty:2 s:1 rm:4 1111 rd:4 0000 rs:4 \
168 %t32extrot 26:1 12:3 0:8 !function=t32_expandimm_rot
169 %t32extimm 26:1 12:3 0:8 !function=t32_expandimm_imm
171 @s_rri_rot ....... .... s:1 rn:4 . ... rd:4 ........ \
173 @s_rxi_rot ....... .... s:1 .... . ... rd:4 ........ \
176 &s_rri_rot imm=%t32extimm rot=%t32extrot s=1 rd=0
179 TST_xri 1111 0.0 0000 1 .... 0 ... 1111 ........ @S_xri_rot
192 TEQ_xri 1111 0.0 0100 1 .... 0 ... 1111 ........ @S_xri_rot
196 CMN_xri 1111 0.0 1000 1 .... 0 ... 1111 ........ @S_xri_rot
202 CMP_xri 1111 0.0 1101 1 .... 0 ... 1111 ........ @S_xri_rot
209 %imm12_26_12_0 26:1 12:3 0:8
210 %neg12_26_12_0 26:1 12:3 0:8 !function=negate
227 %imm16_26_16_12_0 16:4 26:1 12:3 0:8
236 @sat .... .... .. sh:1 . rn:4 . ... rd:4 .. . satimm:5 \
355 %msr_sysm 4:1 8:4
356 %mrs_sysm 4:1 16:4
358 %imm21 26:s1 11:1 13:1 16:6 0:11 !function=times_2
384 CPS 1111 0011 1010 1111 1000 0 imod:2 M:1 A:1 I:1 F:1 mode:5 \
397 MRS_bank 1111 0011 111 r:1 .... 1000 rd:4 001. 0000 \
399 MRS_reg 1111 0011 111 r:1 1111 1000 rd:4 0000 0000 &mrs_reg
403 MSR_bank 1111 0011 100 r:1 rn:4 1000 .... 001. 0000 \
405 MSR_reg 1111 0011 100 r:1 rn:4 1000 mask:4 0000 0000 &msr_reg
415 &s_rri_rot rot=0 s=1 rd=15 rn=14
428 &ldst_rr p=1 w=0 u=1 shtype=0
429 @ldst_ri_idx .... .... .... rn:4 rt:4 . p:1 u:1 . imm:8 \
430 &ldst_ri w=1
432 &ldst_ri p=1 w=0 u=0
434 &ldst_ri p=1 w=0 u=1
436 &ldst_ri p=1 w=0 u=1
437 @ldst_ri_lit .... .... u:1 ... .... rt:4 imm:12 \
438 &ldst_ri p=1 w=0 rn=15
441 STRB_ri 1111 1000 0000 .... .... 1..1 ........ @ldst_ri_idx
447 STRH_ri 1111 1000 0010 .... .... 1..1 ........ @ldst_ri_idx
453 STR_ri 1111 1000 0100 .... .... 1..1 ........ @ldst_ri_idx
468 LDRB_ri 1111 1000 0001 .... .... 1..1 ........ @ldst_ri_idx
488 LDRH_ri 1111 1000 0011 .... .... 1..1 ........ @ldst_ri_idx
502 LDR_ri 1111 1000 0101 .... .... 1..1 ........ @ldst_ri_idx
516 LDRSB_ri 1111 1001 0001 .... .... 1..1 ........ @ldst_ri_idx
537 LDRSH_ri 1111 1001 0011 .... .... 1..1 ........ @ldst_ri_idx
551 @ldstd_ri8 .... .... u:1 ... rn:4 rt:4 rt2:4 ........ \
554 STRD_ri_t32 1110 1000 .110 .... .... .... ........ @ldstd_ri8 w=1 p=0
555 LDRD_ri_t32 1110 1000 .111 .... .... .... ........ @ldstd_ri8 w=1 p=0
557 STRD_ri_t32 1110 1001 .100 .... .... .... ........ @ldstd_ri8 w=0 p=1
558 LDRD_ri_t32 1110 1001 .101 .... .... .... ........ @ldstd_ri8 w=0 p=1
560 STRD_ri_t32 1110 1001 .110 .... .... .... ........ @ldstd_ri8 w=1 p=1
563 LDRD_ri_t32 1110 1001 .111 .... .... .... ........ @ldstd_ri8 w=1 p=1
583 TT 1110 1000 0100 rn:4 1111 rd:4 A:1 T:1 000000
676 @ldstm .... .... .. w:1 . rn:4 list:16 &ldst_block u=0
678 STM_t32 1110 1000 10.0 .... ................ @ldstm i=1 b=0
679 STM_t32 1110 1001 00.0 .... ................ @ldstm i=0 b=1
683 LDM_t32 1110 1000 10.1 .... ................ @ldstm i=1 b=0
685 LDM_t32 1110 1001 00.1 .... ................ @ldstm i=0 b=1
688 @rfe .... .... .. w:1 . rn:4 ................ &rfe
691 RFE 1110 1001 10.1 .... 1100000000000000 @rfe pu=1
694 @srs .... .... .. w:1 . .... ........... mode:5 &srs
697 SRS 1110 1001 10.0 1101 1100 0000 000. .... @srs pu=1
713 MCR 1110 1110 ... 0 .... .... .... ... 1 .... @mcr
714 MRC 1110 1110 ... 1 .... .... .... ... 1 .... @mcr
718 %imm24 26:s1 13:1 11:1 16:10 0:11 !function=t32_branch24
729 BF 1111 0 boff:4 ------- 1100 - ---------- 1 # BFL
730 BF 1111 0 boff:4 0 ------ 1110 - ---------- 1 # BFCSEL
731 BF 1111 0 boff:4 10 ----- 1110 - ---------- 1 # BF
732 BF 1111 0 boff:4 11 ----- 1110 0 0000000000 1 # BFX, BFLX
736 %lob_imm 1:10 11:1 !function=times_2
739 WLS 1111 0 0000 100 rn:4 1100 . .......... 1 imm=%lob_imm size=4
741 LE 1111 0 0000 0 f:1 tp:1 1111 1100 . .......... 1 imm=%lob_imm
743 WLS 1111 0 0000 0 size:2 rn:4 1100 . .......... 1 imm=%lob_imm