Lines Matching refs:csi_rx_base

386 	writel(timing.clk_termen, q->csi_rx_base +
388 	writel(timing.clk_settle, q->csi_rx_base +
392 		writel(timing.dat_termen, q->csi_rx_base +
394 		writel(timing.dat_settle, q->csi_rx_base +
416 	       q->csi_rx_base + CIO2_REG_CSIRX_STATUS_DLANE_HS);
418 	       q->csi_rx_base + CIO2_REG_CSIRX_STATUS_DLANE_LP);
425 		writel(1, q->csi_rx_base + CIO2_REG_MIPIBE_SP_LUT_ENTRY(i));
430 		       q->csi_rx_base + CIO2_REG_MIPIBE_LP_LUT_ENTRY(i));
432 	       q->csi_rx_base + CIO2_REG_MIPIBE_GLOBAL_LUT_DISREGARD);
435 	writel(CIO2_IRQCTRL_MASK, q->csi_rx_base + CIO2_REG_IRQCTRL_MASK);
436 	writel(CIO2_IRQCTRL_MASK, q->csi_rx_base + CIO2_REG_IRQCTRL_ENABLE);
437 	writel(0, q->csi_rx_base + CIO2_REG_IRQCTRL_EDGE);
438 	writel(0, q->csi_rx_base + CIO2_REG_IRQCTRL_LEVEL_NOT_PULSE);
451 	       q->csi_rx_base + CIO2_REG_MIPIBE_LP_LUT_ENTRY(ENTRY));
452 	writel(0, q->csi_rx_base + CIO2_REG_MIPIBE_COMP_FORMAT(sensor_vc));
453 	writel(0, q->csi_rx_base + CIO2_REG_MIPIBE_FORCE_RAW8);
456 	writel(lanes, q->csi_rx_base + CIO2_REG_CSIRX_NOF_ENABLED_LANES);
511 	writel(CIO2_IRQCTRL_MASK, q->csi_rx_base + CIO2_REG_IRQCTRL_CLEAR);
517 	writel(1, q->csi_rx_base + CIO2_REG_MIPIBE_ENABLE);
518 	writel(1, q->csi_rx_base + CIO2_REG_CSIRX_ENABLE);
532 	writel(0, q->csi_rx_base + CIO2_REG_IRQCTRL_MASK);
533 	writel(0, q->csi_rx_base + CIO2_REG_IRQCTRL_ENABLE);
534 	writel(0, q->csi_rx_base + CIO2_REG_CSIRX_ENABLE);
535 	writel(0, q->csi_rx_base + CIO2_REG_MIPIBE_ENABLE);
747 				void __iomem *csi_rx_base =
751 				csi2_status = readl(csi_rx_base +
757 				       csi_rx_base + CIO2_REG_IRQCTRL_CLEAR);
1381 	q->csi_rx_base = cio2->base + CIO2_REG_PIPE_BASE(q->csi2.port);