platforms/44x/pci.c

637 	dcr_host_t		dcrs;
891 	dcr_write(port->dcrs, DCRO_PEGPL_SPECIAL, 0x68782800);
1018 	dcr_write(port->dcrs, DCRO_PEGPL_SPECIAL, 0x0);
1357 	dcr_write(port->dcrs, DCRO_PEGPL_CFGBAH,
1359 	dcr_write(port->dcrs, DCRO_PEGPL_CFGBAL,
1363 	dcr_write(port->dcrs, DCRO_PEGPL_CFGMSK, 0xe0000001);
1366 	dcr_write(port->dcrs, DCRO_PEGPL_REGBAH,
1368 	dcr_write(port->dcrs, DCRO_PEGPL_REGBAL,
1372 	dcr_write(port->dcrs, DCRO_PEGPL_REGMSK, 0x00007001);
1375 	dcr_write(port->dcrs, DCRO_PEGPL_OMR1MSKL, 0);
1376 	dcr_write(port->dcrs, DCRO_PEGPL_OMR2MSKL, 0);
1377 	dcr_write(port->dcrs, DCRO_PEGPL_OMR3MSKL, 0);
1378 	dcr_write(port->dcrs, DCRO_PEGPL_MSGMSK, 0);
1515 	gpl_cfg = dcr_read(port->dcrs, DCRO_PEGPL_CFG);
1516 	dcr_write(port->dcrs, DCRO_PEGPL_CFG, gpl_cfg | GPL_DMER_MASK_DISA);
1546 	dcr_write(port->dcrs, DCRO_PEGPL_CFG, gpl_cfg);
1570 	gpl_cfg = dcr_read(port->dcrs, DCRO_PEGPL_CFG);
1571 	dcr_write(port->dcrs, DCRO_PEGPL_CFG, gpl_cfg | GPL_DMER_MASK_DISA);
1590 	dcr_write(port->dcrs, DCRO_PEGPL_CFG, gpl_cfg);
1632 		dcr_write(port->dcrs, DCRO_PEGPL_OMR1BAH, lah);
1633 		dcr_write(port->dcrs, DCRO_PEGPL_OMR1BAL, lal);
1634 		dcr_write(port->dcrs, DCRO_PEGPL_OMR1MSKH, 0x7fffffff);
1637 			dcr_write(port->dcrs, DCRO_PEGPL_OMR1MSKL,
1644 			dcr_write(port->dcrs, DCRO_PEGPL_OMR1MSKL,
1648 			dcr_write(port->dcrs, DCRO_PEGPL_OMR1MSKL,
1655 		dcr_write(port->dcrs, DCRO_PEGPL_OMR2BAH, lah);
1656 		dcr_write(port->dcrs, DCRO_PEGPL_OMR2BAL, lal);
1657 		dcr_write(port->dcrs, DCRO_PEGPL_OMR2MSKH, 0x7fffffff);
1658 		dcr_write(port->dcrs, DCRO_PEGPL_OMR2MSKL,
1664 		dcr_write(port->dcrs, DCRO_PEGPL_OMR3BAH, lah);
1665 		dcr_write(port->dcrs, DCRO_PEGPL_OMR3BAL, lal);
1666 		dcr_write(port->dcrs, DCRO_PEGPL_OMR3MSKH, 0x7fffffff);
1668 		dcr_write(port->dcrs, DCRO_PEGPL_OMR3MSKL,
1972 	unsigned int dcrs;
2040 	dcrs = dcr_resource_start(np, 0);
2041 	if (dcrs == 0) {
2045 	port->dcrs = dcr_map(np, dcrs, dcr_resource_len(np, 0));