dts/ti/k3-j722s.dtsi

24 		#size-cells = <0>;
46 		cpu0: cpu@0 {
48 			reg = <0x000>;
51 			i-cache-size = <0x8000>;
54 			d-cache-size = <0x8000>;
58 			clocks = <&k3_clks 135 0>;
64 			reg = <0x001>;
67 			i-cache-size = <0x8000>;
70 			d-cache-size = <0x8000>;
74 			clocks = <&k3_clks 136 0>;
80 			reg = <0x002>;
83 			i-cache-size = <0x8000>;
86 			d-cache-size = <0x8000>;
90 			clocks = <&k3_clks 137 0>;
96 			reg = <0x003>;
99 			i-cache-size = <0x8000>;
102 			d-cache-size = <0x8000>;
106 			clocks = <&k3_clks 138 0>;
115 		cache-size = <0x80000>;
150 		ranges = <0x00 0x000f0000 0x00 0x000f0000 0x00 0x00030000>, /* Main MMRs */
151 			 <0x00 0x00420000 0x00 0x00420000 0x00 0x00001000>, /* ESM0 */
152 			 <0x00 0x00600000 0x00 0x00600000 0x00 0x00001100>, /* GPIO */
153 			 <0x00 0x00703000 0x00 0x00703000 0x00 0x00000200>, /* USB0 debug trace */
154 			 <0x00 0x0070c000 0x00 0x0070c000 0x00 0x00000200>, /* USB1 debug trace */
155 			 <0x00 0x00a40000 0x00 0x00a40000 0x00 0x00000800>, /* Timesync router */
156 			 <0x00 0x01000000 0x00 0x01000000 0x00 0x01b28400>, /* First peripheral window */
157 			 <0x00 0x08000000 0x00 0x08000000 0x00 0x00200000>, /* Main CPSW */
158 			 <0x00 0x0d000000 0x00 0x0d000000 0x00 0x00800000>, /* PCIE_0 */
159 			 <0x00 0x0e000000 0x00 0x0e000000 0x00 0x01d20000>, /* Second peripheral window */
160 			 <0x00 0x0fd80000 0x00 0x0fd80000 0x00 0x00080000>, /* GPU */
161 			 <0x00 0x0fd20000 0x00 0x0fd20000 0x00 0x00000100>, /* JPEGENC0_CORE */
162 			 <0x00 0x0fd20200 0x00 0x0fd20200 0x00 0x00000200>, /* JPEGENC0_CORE_MMU */
163 			 <0x00 0x20000000 0x00 0x20000000 0x00 0x0a008000>, /* Third peripheral window */
164 			 <0x00 0x30040000 0x00 0x30040000 0x00 0x00080000>, /* PRUSS-M */
165 			 <0x00 0x301C0000 0x00 0x301C0000 0x00 0x00001000>, /* DPHY-TX */
166 			 <0x00 0x30101000 0x00 0x30101000 0x00 0x00080100>, /* CSI window */
167 			 <0x00 0x30200000 0x00 0x30200000 0x00 0x00010000>, /* DSS */
168 			 <0x00 0x30210000 0x00 0x30210000 0x00 0x00010000>, /* VPU */
169 			 <0x00 0x30220000 0x00 0x30220000 0x00 0x00010000>, /* DSS1 */
170 			 <0x00 0x30270000 0x00 0x30270000 0x00 0x00010000>, /* DSI-base1 */
171 			 <0x00 0x30500000 0x00 0x30500000 0x00 0x00100000>, /* DSI-base2 */
172 			 <0x00 0x31000000 0x00 0x31000000 0x00 0x00050000>, /* USB0 DWC3 Core window */
173 			 <0x00 0x31200000 0x00 0x31200000 0x00 0x00040000>, /* USB1 DWC3 Core window */
174 			 <0x00 0x40900000 0x00 0x40900000 0x00 0x00030000>, /* SA3UL */
175 			 <0x00 0x43600000 0x00 0x43600000 0x00 0x00010000>, /* SA3 sproxy data */
176 			 <0x00 0x44043000 0x00 0x44043000 0x00 0x00000fe0>, /* TI SCI DEBUG */
177 			 <0x00 0x44860000 0x00 0x44860000 0x00 0x00040000>, /* SA3 sproxy config */
178 			 <0x00 0x48000000 0x00 0x48000000 0x00 0x06408000>, /* DMSS */
179 			 <0x00 0x60000000 0x00 0x60000000 0x00 0x08000000>, /* FSS0 DAT1 */
180 			 <0x00 0x68000000 0x00 0x68000000 0x00 0x08000000>, /* PCIe0 DAT0 */
181 			 <0x00 0x70000000 0x00 0x70000000 0x00 0x00040000>, /* OCSRAM */
182 			 <0x00 0x78400000 0x00 0x78400000 0x00 0x00008000>, /* MAIN R5FSS0 ATCM */
183 			 <0x00 0x78500000 0x00 0x78500000 0x00 0x00008000>, /* MAIN R5FSS0 BTCM */
184 			 <0x00 0x7e000000 0x00 0x7e000000 0x00 0x00200000>, /* C7X_0 L2SRAM */
185 			 <0x00 0x7e200000 0x00 0x7e200000 0x00 0x00200000>, /* C7X_1 L2SRAM */
186 			 <0x01 0x00000000 0x01 0x00000000 0x00 0x00310000>, /* A53 PERIPHBASE */
187 			 <0x05 0x00000000 0x05 0x00000000 0x01 0x00000000>, /* FSS0 DAT3 */
188 			 <0x06 0x00000000 0x06 0x00000000 0x01 0x00000000>, /* PCIe0 DAT1 */
191 			 <0x00 0x04000000 0x00 0x04000000 0x00 0x01ff1400>,
192 			 <0x00 0x79000000 0x00 0x79000000 0x00 0x00008000>,
193 			 <0x00 0x79020000 0x00 0x79020000 0x00 0x00008000>,
194 			 <0x00 0x79100000 0x00 0x79100000 0x00 0x00040000>,
195 			 <0x00 0x79140000 0x00 0x79140000 0x00 0x00040000>,
198 			 <0x00 0x00b00000 0x00 0x00b00000 0x00 0x00002400>,
199 			 <0x00 0x2b000000 0x00 0x2b000000 0x00 0x00300400>,
200 			 <0x00 0x43000000 0x00 0x43000000 0x00 0x00020000>,
201 			 <0x00 0x78000000 0x00 0x78000000 0x00 0x00008000>,
202 			 <0x00 0x78100000 0x00 0x78100000 0x00 0x00008000>;
208 			ranges = <0x00 0x04000000 0x00 0x04000000 0x00 0x01ff1400>, /* Peripheral window */
209 				 <0x00 0x79000000 0x00 0x79000000 0x00 0x00008000>, /* MCU R5 ATCM */
210 				 <0x00 0x79020000 0x00 0x79020000 0x00 0x00008000>, /* MCU R5 BTCM */
211 				 <0x00 0x79100000 0x00 0x79100000 0x00 0x00040000>, /* MCU IRAM0 */
212 				 <0x00 0x79140000 0x00 0x79140000 0x00 0x00040000>; /* MCU IRAM1 */
220 			ranges = <0x00 0x00b00000 0x00 0x00b00000 0x00 0x00002400>, /* VTM */
221 				 <0x00 0x2b000000 0x00 0x2b000000 0x00 0x00300400>, /* Peripheral Window */
222 				 <0x00 0x43000000 0x00 0x43000000 0x00 0x00020000>, /* WKUP CTRL MMR */
223 				 <0x00 0x78000000 0x00 0x78000000 0x00 0x00008000>, /* DM R5 ATCM*/
224 				 <0x00 0x78100000 0x00 0x78100000 0x00 0x00008000>; /* DM R5 BTCM*/