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23 #include "../../pci.h"
55 static int dw_pcie_get_clocks(struct dw_pcie *pci) in dw_pcie_get_clocks() argument
60 pci->app_clks[i].id = dw_pcie_app_clks[i]; in dw_pcie_get_clocks()
63 pci->core_clks[i].id = dw_pcie_core_clks[i]; in dw_pcie_get_clocks()
65 ret = devm_clk_bulk_get_optional(pci->dev, DW_PCIE_NUM_APP_CLKS, in dw_pcie_get_clocks()
66 pci->app_clks); in dw_pcie_get_clocks()
70 return devm_clk_bulk_get_optional(pci->dev, DW_PCIE_NUM_CORE_CLKS, in dw_pcie_get_clocks()
71 pci->core_clks); in dw_pcie_get_clocks()
74 static int dw_pcie_get_resets(struct dw_pcie *pci) in dw_pcie_get_resets() argument
79 pci->app_rsts[i].id = dw_pcie_app_rsts[i]; in dw_pcie_get_resets()
82 pci->core_rsts[i].id = dw_pcie_core_rsts[i]; in dw_pcie_get_resets()
84 ret = devm_reset_control_bulk_get_optional_shared(pci->dev, in dw_pcie_get_resets()
86 pci->app_rsts); in dw_pcie_get_resets()
90 ret = devm_reset_control_bulk_get_optional_exclusive(pci->dev, in dw_pcie_get_resets()
92 pci->core_rsts); in dw_pcie_get_resets()
96 pci->pe_rst = devm_gpiod_get_optional(pci->dev, "reset", GPIOD_OUT_HIGH); in dw_pcie_get_resets()
97 if (IS_ERR(pci->pe_rst)) in dw_pcie_get_resets()
98 return PTR_ERR(pci->pe_rst); in dw_pcie_get_resets()
103 int dw_pcie_get_resources(struct dw_pcie *pci) in dw_pcie_get_resources() argument
105 struct platform_device *pdev = to_platform_device(pci->dev); in dw_pcie_get_resources()
106 struct device_node *np = dev_of_node(pci->dev); in dw_pcie_get_resources()
110 if (!pci->dbi_base) { in dw_pcie_get_resources()
112 pci->dbi_base = devm_pci_remap_cfg_resource(pci->dev, res); in dw_pcie_get_resources()
113 if (IS_ERR(pci->dbi_base)) in dw_pcie_get_resources()
114 return PTR_ERR(pci->dbi_base); in dw_pcie_get_resources()
118 if (!pci->dbi_base2) { in dw_pcie_get_resources()
121 pci->dbi_base2 = devm_pci_remap_cfg_resource(pci->dev, res); in dw_pcie_get_resources()
122 if (IS_ERR(pci->dbi_base2)) in dw_pcie_get_resources()
123 return PTR_ERR(pci->dbi_base2); in dw_pcie_get_resources()
125 pci->dbi_base2 = pci->dbi_base + SZ_4K; in dw_pcie_get_resources()
130 if (!pci->atu_base) { in dw_pcie_get_resources()
133 pci->atu_size = resource_size(res); in dw_pcie_get_resources()
134 pci->atu_base = devm_ioremap_resource(pci->dev, res); in dw_pcie_get_resources()
135 if (IS_ERR(pci->atu_base)) in dw_pcie_get_resources()
136 return PTR_ERR(pci->atu_base); in dw_pcie_get_resources()
138 pci->atu_base = pci->dbi_base + DEFAULT_DBI_ATU_OFFSET; in dw_pcie_get_resources()
143 if (!pci->atu_size) in dw_pcie_get_resources()
144 pci->atu_size = SZ_4K; in dw_pcie_get_resources()
147 if (!pci->edma.reg_base) { in dw_pcie_get_resources()
150 pci->edma.reg_base = devm_ioremap_resource(pci->dev, res); in dw_pcie_get_resources()
151 if (IS_ERR(pci->edma.reg_base)) in dw_pcie_get_resources()
152 return PTR_ERR(pci->edma.reg_base); in dw_pcie_get_resources()
153 } else if (pci->atu_size >= 2 * DEFAULT_DBI_DMA_OFFSET) { in dw_pcie_get_resources()
154 pci->edma.reg_base = pci->atu_base + DEFAULT_DBI_DMA_OFFSET; in dw_pcie_get_resources()
159 if (dw_pcie_cap_is(pci, REQ_RES)) { in dw_pcie_get_resources()
160 ret = dw_pcie_get_clocks(pci); in dw_pcie_get_resources()
164 ret = dw_pcie_get_resets(pci); in dw_pcie_get_resources()
169 if (pci->link_gen < 1) in dw_pcie_get_resources()
170 pci->link_gen = of_pci_get_max_link_speed(np); in dw_pcie_get_resources()
172 of_property_read_u32(np, "num-lanes", &pci->num_lanes); in dw_pcie_get_resources()
175 dw_pcie_cap_set(pci, CDM_CHECK); in dw_pcie_get_resources()
180 void dw_pcie_version_detect(struct dw_pcie *pci) in dw_pcie_version_detect() argument
185 ver = dw_pcie_readl_dbi(pci, PCIE_VERSION_NUMBER); in dw_pcie_version_detect()
189 if (pci->version && pci->version != ver) in dw_pcie_version_detect()
190 dev_warn(pci->dev, "Versions don't match (%08x != %08x)\n", in dw_pcie_version_detect()
191 pci->version, ver); in dw_pcie_version_detect()
193 pci->version = ver; in dw_pcie_version_detect()
195 ver = dw_pcie_readl_dbi(pci, PCIE_VERSION_TYPE); in dw_pcie_version_detect()
197 if (pci->type && pci->type != ver) in dw_pcie_version_detect()
198 dev_warn(pci->dev, "Types don't match (%08x != %08x)\n", in dw_pcie_version_detect()
199 pci->type, ver); in dw_pcie_version_detect()
201 pci->type = ver; in dw_pcie_version_detect()
206 * are for configuring host controllers, which are bridges *to* PCI devices but
207 * are not PCI devices themselves.
209 static u8 __dw_pcie_find_next_cap(struct dw_pcie *pci, u8 cap_ptr, in __dw_pcie_find_next_cap() argument
218 reg = dw_pcie_readw_dbi(pci, cap_ptr); in __dw_pcie_find_next_cap()
228 return __dw_pcie_find_next_cap(pci, next_cap_ptr, cap); in __dw_pcie_find_next_cap()
231 u8 dw_pcie_find_capability(struct dw_pcie *pci, u8 cap) in dw_pcie_find_capability() argument
236 reg = dw_pcie_readw_dbi(pci, PCI_CAPABILITY_LIST); in dw_pcie_find_capability()
239 return __dw_pcie_find_next_cap(pci, next_cap_ptr, cap); in dw_pcie_find_capability()
243 static u16 dw_pcie_find_next_ext_capability(struct dw_pcie *pci, u16 start, in dw_pcie_find_next_ext_capability() argument
256 header = dw_pcie_readl_dbi(pci, pos); in dw_pcie_find_next_ext_capability()
272 header = dw_pcie_readl_dbi(pci, pos); in dw_pcie_find_next_ext_capability()
278 u16 dw_pcie_find_ext_capability(struct dw_pcie *pci, u8 cap) in dw_pcie_find_ext_capability() argument
280 return dw_pcie_find_next_ext_capability(pci, 0, cap); in dw_pcie_find_ext_capability()
324 u32 dw_pcie_read_dbi(struct dw_pcie *pci, u32 reg, size_t size) in dw_pcie_read_dbi() argument
329 if (pci->ops && pci->ops->read_dbi) in dw_pcie_read_dbi()
330 return pci->ops->read_dbi(pci, pci->dbi_base, reg, size); in dw_pcie_read_dbi()
332 ret = dw_pcie_read(pci->dbi_base + reg, size, &val); in dw_pcie_read_dbi()
334 dev_err(pci->dev, "Read DBI address failed\n"); in dw_pcie_read_dbi()
340 void dw_pcie_write_dbi(struct dw_pcie *pci, u32 reg, size_t size, u32 val) in dw_pcie_write_dbi() argument
344 if (pci->ops && pci->ops->write_dbi) { in dw_pcie_write_dbi()
345 pci->ops->write_dbi(pci, pci->dbi_base, reg, size, val); in dw_pcie_write_dbi()
349 ret = dw_pcie_write(pci->dbi_base + reg, size, val); in dw_pcie_write_dbi()
351 dev_err(pci->dev, "Write DBI address failed\n"); in dw_pcie_write_dbi()
355 void dw_pcie_write_dbi2(struct dw_pcie *pci, u32 reg, size_t size, u32 val) in dw_pcie_write_dbi2() argument
359 if (pci->ops && pci->ops->write_dbi2) { in dw_pcie_write_dbi2()
360 pci->ops->write_dbi2(pci, pci->dbi_base2, reg, size, val); in dw_pcie_write_dbi2()
364 ret = dw_pcie_write(pci->dbi_base2 + reg, size, val); in dw_pcie_write_dbi2()
366 dev_err(pci->dev, "write DBI address failed\n"); in dw_pcie_write_dbi2()
370 static inline void __iomem *dw_pcie_select_atu(struct dw_pcie *pci, u32 dir, in dw_pcie_select_atu() argument
373 if (dw_pcie_cap_is(pci, IATU_UNROLL)) in dw_pcie_select_atu()
374 return pci->atu_base + PCIE_ATU_UNROLL_BASE(dir, index); in dw_pcie_select_atu()
376 dw_pcie_writel_dbi(pci, PCIE_ATU_VIEWPORT, dir | index); in dw_pcie_select_atu()
377 return pci->atu_base; in dw_pcie_select_atu()
380 static u32 dw_pcie_readl_atu(struct dw_pcie *pci, u32 dir, u32 index, u32 reg) in dw_pcie_readl_atu() argument
386 base = dw_pcie_select_atu(pci, dir, index); in dw_pcie_readl_atu()
388 if (pci->ops && pci->ops->read_dbi) in dw_pcie_readl_atu()
389 return pci->ops->read_dbi(pci, base, reg, 4); in dw_pcie_readl_atu()
393 dev_err(pci->dev, "Read ATU address failed\n"); in dw_pcie_readl_atu()
398 static void dw_pcie_writel_atu(struct dw_pcie *pci, u32 dir, u32 index, in dw_pcie_writel_atu() argument
404 base = dw_pcie_select_atu(pci, dir, index); in dw_pcie_writel_atu()
406 if (pci->ops && pci->ops->write_dbi) { in dw_pcie_writel_atu()
407 pci->ops->write_dbi(pci, base, reg, 4, val); in dw_pcie_writel_atu()
413 dev_err(pci->dev, "Write ATU address failed\n"); in dw_pcie_writel_atu()
416 static inline u32 dw_pcie_readl_atu_ob(struct dw_pcie *pci, u32 index, u32 reg) in dw_pcie_readl_atu_ob() argument
418 return dw_pcie_readl_atu(pci, PCIE_ATU_REGION_DIR_OB, index, reg); in dw_pcie_readl_atu_ob()
421 static inline void dw_pcie_writel_atu_ob(struct dw_pcie *pci, u32 index, u32 reg, in dw_pcie_writel_atu_ob() argument
424 dw_pcie_writel_atu(pci, PCIE_ATU_REGION_DIR_OB, index, reg, val); in dw_pcie_writel_atu_ob()
440 * Digest as there is no way the PCI core AER code could program in dw_pcie_enable_ecrc()
468 static int __dw_pcie_prog_outbound_atu(struct dw_pcie *pci, u8 func_no, in __dw_pcie_prog_outbound_atu() argument
475 if (pci->ops && pci->ops->cpu_addr_fixup) in __dw_pcie_prog_outbound_atu()
476 cpu_addr = pci->ops->cpu_addr_fixup(pci, cpu_addr); in __dw_pcie_prog_outbound_atu()
480 if ((limit_addr & ~pci->region_limit) != (cpu_addr & ~pci->region_limit) || in __dw_pcie_prog_outbound_atu()
481 !IS_ALIGNED(cpu_addr, pci->region_align) || in __dw_pcie_prog_outbound_atu()
482 !IS_ALIGNED(pci_addr, pci->region_align) || !size) { in __dw_pcie_prog_outbound_atu()
486 dw_pcie_writel_atu_ob(pci, index, PCIE_ATU_LOWER_BASE, in __dw_pcie_prog_outbound_atu()
488 dw_pcie_writel_atu_ob(pci, index, PCIE_ATU_UPPER_BASE, in __dw_pcie_prog_outbound_atu()
491 dw_pcie_writel_atu_ob(pci, index, PCIE_ATU_LIMIT, in __dw_pcie_prog_outbound_atu()
493 if (dw_pcie_ver_is_ge(pci, 460A)) in __dw_pcie_prog_outbound_atu()
494 dw_pcie_writel_atu_ob(pci, index, PCIE_ATU_UPPER_LIMIT, in __dw_pcie_prog_outbound_atu()
497 dw_pcie_writel_atu_ob(pci, index, PCIE_ATU_LOWER_TARGET, in __dw_pcie_prog_outbound_atu()
499 dw_pcie_writel_atu_ob(pci, index, PCIE_ATU_UPPER_TARGET, in __dw_pcie_prog_outbound_atu()
504 dw_pcie_ver_is_ge(pci, 460A)) in __dw_pcie_prog_outbound_atu()
506 if (dw_pcie_ver_is(pci, 490A)) in __dw_pcie_prog_outbound_atu()
508 dw_pcie_writel_atu_ob(pci, index, PCIE_ATU_REGION_CTRL1, val); in __dw_pcie_prog_outbound_atu()
510 dw_pcie_writel_atu_ob(pci, index, PCIE_ATU_REGION_CTRL2, PCIE_ATU_ENABLE); in __dw_pcie_prog_outbound_atu()
517 val = dw_pcie_readl_atu_ob(pci, index, PCIE_ATU_REGION_CTRL2); in __dw_pcie_prog_outbound_atu()
524 dev_err(pci->dev, "Outbound iATU is not being enabled\n"); in __dw_pcie_prog_outbound_atu()
529 int dw_pcie_prog_outbound_atu(struct dw_pcie *pci, int index, int type, in dw_pcie_prog_outbound_atu() argument
532 return __dw_pcie_prog_outbound_atu(pci, 0, index, type, in dw_pcie_prog_outbound_atu()
536 int dw_pcie_prog_ep_outbound_atu(struct dw_pcie *pci, u8 func_no, int index, in dw_pcie_prog_ep_outbound_atu() argument
540 return __dw_pcie_prog_outbound_atu(pci, func_no, index, type, in dw_pcie_prog_ep_outbound_atu()
544 static inline u32 dw_pcie_readl_atu_ib(struct dw_pcie *pci, u32 index, u32 reg) in dw_pcie_readl_atu_ib() argument
546 return dw_pcie_readl_atu(pci, PCIE_ATU_REGION_DIR_IB, index, reg); in dw_pcie_readl_atu_ib()
549 static inline void dw_pcie_writel_atu_ib(struct dw_pcie *pci, u32 index, u32 reg, in dw_pcie_writel_atu_ib() argument
552 dw_pcie_writel_atu(pci, PCIE_ATU_REGION_DIR_IB, index, reg, val); in dw_pcie_writel_atu_ib()
555 int dw_pcie_prog_inbound_atu(struct dw_pcie *pci, int index, int type, in dw_pcie_prog_inbound_atu() argument
561 if ((limit_addr & ~pci->region_limit) != (pci_addr & ~pci->region_limit) || in dw_pcie_prog_inbound_atu()
562 !IS_ALIGNED(cpu_addr, pci->region_align) || in dw_pcie_prog_inbound_atu()
563 !IS_ALIGNED(pci_addr, pci->region_align) || !size) { in dw_pcie_prog_inbound_atu()
567 dw_pcie_writel_atu_ib(pci, index, PCIE_ATU_LOWER_BASE, in dw_pcie_prog_inbound_atu()
569 dw_pcie_writel_atu_ib(pci, index, PCIE_ATU_UPPER_BASE, in dw_pcie_prog_inbound_atu()
572 dw_pcie_writel_atu_ib(pci, index, PCIE_ATU_LIMIT, in dw_pcie_prog_inbound_atu()
574 if (dw_pcie_ver_is_ge(pci, 460A)) in dw_pcie_prog_inbound_atu()
575 dw_pcie_writel_atu_ib(pci, index, PCIE_ATU_UPPER_LIMIT, in dw_pcie_prog_inbound_atu()
578 dw_pcie_writel_atu_ib(pci, index, PCIE_ATU_LOWER_TARGET, in dw_pcie_prog_inbound_atu()
580 dw_pcie_writel_atu_ib(pci, index, PCIE_ATU_UPPER_TARGET, in dw_pcie_prog_inbound_atu()
585 dw_pcie_ver_is_ge(pci, 460A)) in dw_pcie_prog_inbound_atu()
587 dw_pcie_writel_atu_ib(pci, index, PCIE_ATU_REGION_CTRL1, val); in dw_pcie_prog_inbound_atu()
588 dw_pcie_writel_atu_ib(pci, index, PCIE_ATU_REGION_CTRL2, PCIE_ATU_ENABLE); in dw_pcie_prog_inbound_atu()
595 val = dw_pcie_readl_atu_ib(pci, index, PCIE_ATU_REGION_CTRL2); in dw_pcie_prog_inbound_atu()
602 dev_err(pci->dev, "Inbound iATU is not being enabled\n"); in dw_pcie_prog_inbound_atu()
607 int dw_pcie_prog_ep_inbound_atu(struct dw_pcie *pci, u8 func_no, int index, in dw_pcie_prog_ep_inbound_atu() argument
612 if (!IS_ALIGNED(cpu_addr, pci->region_align)) in dw_pcie_prog_ep_inbound_atu()
615 dw_pcie_writel_atu_ib(pci, index, PCIE_ATU_LOWER_TARGET, in dw_pcie_prog_ep_inbound_atu()
617 dw_pcie_writel_atu_ib(pci, index, PCIE_ATU_UPPER_TARGET, in dw_pcie_prog_ep_inbound_atu()
620 dw_pcie_writel_atu_ib(pci, index, PCIE_ATU_REGION_CTRL1, type | in dw_pcie_prog_ep_inbound_atu()
622 dw_pcie_writel_atu_ib(pci, index, PCIE_ATU_REGION_CTRL2, in dw_pcie_prog_ep_inbound_atu()
631 val = dw_pcie_readl_atu_ib(pci, index, PCIE_ATU_REGION_CTRL2); in dw_pcie_prog_ep_inbound_atu()
638 dev_err(pci->dev, "Inbound iATU is not being enabled\n"); in dw_pcie_prog_ep_inbound_atu()
643 void dw_pcie_disable_atu(struct dw_pcie *pci, u32 dir, int index) in dw_pcie_disable_atu() argument
645 dw_pcie_writel_atu(pci, dir, index, PCIE_ATU_REGION_CTRL2, 0); in dw_pcie_disable_atu()
648 int dw_pcie_wait_for_link(struct dw_pcie *pci) in dw_pcie_wait_for_link() argument
655 if (dw_pcie_link_up(pci)) in dw_pcie_wait_for_link()
662 dev_info(pci->dev, "Phy link never came up\n"); in dw_pcie_wait_for_link()
666 offset = dw_pcie_find_capability(pci, PCI_CAP_ID_EXP); in dw_pcie_wait_for_link()
667 val = dw_pcie_readw_dbi(pci, offset + PCI_EXP_LNKSTA); in dw_pcie_wait_for_link()
669 dev_info(pci->dev, "PCIe Gen.%u x%u link up\n", in dw_pcie_wait_for_link()
677 int dw_pcie_link_up(struct dw_pcie *pci) in dw_pcie_link_up() argument
681 if (pci->ops && pci->ops->link_up) in dw_pcie_link_up()
682 return pci->ops->link_up(pci); in dw_pcie_link_up()
684 val = dw_pcie_readl_dbi(pci, PCIE_PORT_DEBUG1); in dw_pcie_link_up()
690 void dw_pcie_upconfig_setup(struct dw_pcie *pci) in dw_pcie_upconfig_setup() argument
694 val = dw_pcie_readl_dbi(pci, PCIE_PORT_MULTI_LANE_CTRL); in dw_pcie_upconfig_setup()
696 dw_pcie_writel_dbi(pci, PCIE_PORT_MULTI_LANE_CTRL, val); in dw_pcie_upconfig_setup()
700 static void dw_pcie_link_set_max_speed(struct dw_pcie *pci, u32 link_gen) in dw_pcie_link_set_max_speed() argument
703 u8 offset = dw_pcie_find_capability(pci, PCI_CAP_ID_EXP); in dw_pcie_link_set_max_speed()
705 cap = dw_pcie_readl_dbi(pci, offset + PCI_EXP_LNKCAP); in dw_pcie_link_set_max_speed()
706 ctrl2 = dw_pcie_readl_dbi(pci, offset + PCI_EXP_LNKCTL2); in dw_pcie_link_set_max_speed()
729 dw_pcie_writel_dbi(pci, offset + PCI_EXP_LNKCTL2, ctrl2 | link_speed); in dw_pcie_link_set_max_speed()
732 dw_pcie_writel_dbi(pci, offset + PCI_EXP_LNKCAP, cap | link_speed); in dw_pcie_link_set_max_speed()
736 static void dw_pcie_link_set_max_link_width(struct dw_pcie *pci, u32 num_lanes) in dw_pcie_link_set_max_link_width() argument
745 plc = dw_pcie_readl_dbi(pci, PCIE_PORT_LINK_CONTROL); in dw_pcie_link_set_max_link_width()
750 lwsc = dw_pcie_readl_dbi(pci, PCIE_LINK_WIDTH_SPEED_CONTROL); in dw_pcie_link_set_max_link_width()
770 dev_err(pci->dev, "num-lanes %u: invalid value\n", num_lanes); in dw_pcie_link_set_max_link_width()
773 dw_pcie_writel_dbi(pci, PCIE_PORT_LINK_CONTROL, plc); in dw_pcie_link_set_max_link_width()
774 dw_pcie_writel_dbi(pci, PCIE_LINK_WIDTH_SPEED_CONTROL, lwsc); in dw_pcie_link_set_max_link_width()
776 cap = dw_pcie_find_capability(pci, PCI_CAP_ID_EXP); in dw_pcie_link_set_max_link_width()
777 lnkcap = dw_pcie_readl_dbi(pci, cap + PCI_EXP_LNKCAP); in dw_pcie_link_set_max_link_width()
780 dw_pcie_writel_dbi(pci, cap + PCI_EXP_LNKCAP, lnkcap); in dw_pcie_link_set_max_link_width()
783 void dw_pcie_iatu_detect(struct dw_pcie *pci) in dw_pcie_iatu_detect() argument
789 val = dw_pcie_readl_dbi(pci, PCIE_ATU_VIEWPORT); in dw_pcie_iatu_detect()
791 dw_pcie_cap_set(pci, IATU_UNROLL); in dw_pcie_iatu_detect()
793 max_region = min((int)pci->atu_size / 512, 256); in dw_pcie_iatu_detect()
795 pci->atu_base = pci->dbi_base + PCIE_ATU_VIEWPORT_BASE; in dw_pcie_iatu_detect()
796 pci->atu_size = PCIE_ATU_VIEWPORT_SIZE; in dw_pcie_iatu_detect()
798 dw_pcie_writel_dbi(pci, PCIE_ATU_VIEWPORT, 0xFF); in dw_pcie_iatu_detect()
799 max_region = dw_pcie_readl_dbi(pci, PCIE_ATU_VIEWPORT) + 1; in dw_pcie_iatu_detect()
803 dw_pcie_writel_atu_ob(pci, ob, PCIE_ATU_LOWER_TARGET, 0x11110000); in dw_pcie_iatu_detect()
804 val = dw_pcie_readl_atu_ob(pci, ob, PCIE_ATU_LOWER_TARGET); in dw_pcie_iatu_detect()
810 dw_pcie_writel_atu_ib(pci, ib, PCIE_ATU_LOWER_TARGET, 0x11110000); in dw_pcie_iatu_detect()
811 val = dw_pcie_readl_atu_ib(pci, ib, PCIE_ATU_LOWER_TARGET); in dw_pcie_iatu_detect()
821 dev_err(pci->dev, "No iATU regions found\n"); in dw_pcie_iatu_detect()
825 dw_pcie_writel_atu(pci, dir, 0, PCIE_ATU_LIMIT, 0x0); in dw_pcie_iatu_detect()
826 min = dw_pcie_readl_atu(pci, dir, 0, PCIE_ATU_LIMIT); in dw_pcie_iatu_detect()
828 if (dw_pcie_ver_is_ge(pci, 460A)) { in dw_pcie_iatu_detect()
829 dw_pcie_writel_atu(pci, dir, 0, PCIE_ATU_UPPER_LIMIT, 0xFFFFFFFF); in dw_pcie_iatu_detect()
830 max = dw_pcie_readl_atu(pci, dir, 0, PCIE_ATU_UPPER_LIMIT); in dw_pcie_iatu_detect()
835 pci->num_ob_windows = ob; in dw_pcie_iatu_detect()
836 pci->num_ib_windows = ib; in dw_pcie_iatu_detect()
837 pci->region_align = 1 << fls(min); in dw_pcie_iatu_detect()
838 pci->region_limit = (max << 32) | (SZ_4G - 1); in dw_pcie_iatu_detect()
840 dev_info(pci->dev, "iATU: unroll %s, %u ob, %u ib, align %uK, limit %lluG\n", in dw_pcie_iatu_detect()
841 dw_pcie_cap_is(pci, IATU_UNROLL) ? "T" : "F", in dw_pcie_iatu_detect()
842 pci->num_ob_windows, pci->num_ib_windows, in dw_pcie_iatu_detect()
843 pci->region_align / SZ_1K, (pci->region_limit + 1) / SZ_1G); in dw_pcie_iatu_detect()
846 static u32 dw_pcie_readl_dma(struct dw_pcie *pci, u32 reg) in dw_pcie_readl_dma() argument
851 if (pci->ops && pci->ops->read_dbi) in dw_pcie_readl_dma()
852 return pci->ops->read_dbi(pci, pci->edma.reg_base, reg, 4); in dw_pcie_readl_dma()
854 ret = dw_pcie_read(pci->edma.reg_base + reg, 4, &val); in dw_pcie_readl_dma()
856 dev_err(pci->dev, "Read DMA address failed\n"); in dw_pcie_readl_dma()
883 static int dw_pcie_edma_find_chip(struct dw_pcie *pci) in dw_pcie_edma_find_chip() argument
898 if (dw_pcie_ver_is_ge(pci, 540A) || dw_pcie_cap_is(pci, EDMA_UNROLL)) in dw_pcie_edma_find_chip()
901 val = dw_pcie_readl_dbi(pci, PCIE_DMA_VIEWPORT_BASE + PCIE_DMA_CTRL); in dw_pcie_edma_find_chip()
903 if (val == 0xFFFFFFFF && pci->edma.reg_base) { in dw_pcie_edma_find_chip()
904 pci->edma.mf = EDMA_MF_EDMA_UNROLL; in dw_pcie_edma_find_chip()
906 val = dw_pcie_readl_dma(pci, PCIE_DMA_CTRL); in dw_pcie_edma_find_chip()
908 pci->edma.mf = EDMA_MF_EDMA_LEGACY; in dw_pcie_edma_find_chip()
910 pci->edma.reg_base = pci->dbi_base + PCIE_DMA_VIEWPORT_BASE; in dw_pcie_edma_find_chip()
915 pci->edma.dev = pci->dev; in dw_pcie_edma_find_chip()
917 if (!pci->edma.ops) in dw_pcie_edma_find_chip()
918 pci->edma.ops = &dw_pcie_edma_ops; in dw_pcie_edma_find_chip()
920 pci->edma.flags |= DW_EDMA_CHIP_LOCAL; in dw_pcie_edma_find_chip()
922 pci->edma.ll_wr_cnt = FIELD_GET(PCIE_DMA_NUM_WR_CHAN, val); in dw_pcie_edma_find_chip()
923 pci->edma.ll_rd_cnt = FIELD_GET(PCIE_DMA_NUM_RD_CHAN, val); in dw_pcie_edma_find_chip()
926 if (!pci->edma.ll_wr_cnt || pci->edma.ll_wr_cnt > EDMA_MAX_WR_CH || in dw_pcie_edma_find_chip()
927 !pci->edma.ll_rd_cnt || pci->edma.ll_rd_cnt > EDMA_MAX_RD_CH) in dw_pcie_edma_find_chip()
933 static int dw_pcie_edma_irq_verify(struct dw_pcie *pci) in dw_pcie_edma_irq_verify() argument
935 struct platform_device *pdev = to_platform_device(pci->dev); in dw_pcie_edma_irq_verify()
936 u16 ch_cnt = pci->edma.ll_wr_cnt + pci->edma.ll_rd_cnt; in dw_pcie_edma_irq_verify()
940 if (pci->edma.nr_irqs == 1) in dw_pcie_edma_irq_verify()
942 else if (pci->edma.nr_irqs > 1) in dw_pcie_edma_irq_verify()
943 return pci->edma.nr_irqs != ch_cnt ? -EINVAL : 0; in dw_pcie_edma_irq_verify()
947 pci->edma.nr_irqs = 1; in dw_pcie_edma_irq_verify()
951 for (; pci->edma.nr_irqs < ch_cnt; pci->edma.nr_irqs++) { in dw_pcie_edma_irq_verify()
952 snprintf(name, sizeof(name), "dma%d", pci->edma.nr_irqs); in dw_pcie_edma_irq_verify()
962 static int dw_pcie_edma_ll_alloc(struct dw_pcie *pci) in dw_pcie_edma_ll_alloc() argument
968 for (i = 0; i < pci->edma.ll_wr_cnt; i++) { in dw_pcie_edma_ll_alloc()
969 ll = &pci->edma.ll_region_wr[i]; in dw_pcie_edma_ll_alloc()
971 ll->vaddr.mem = dmam_alloc_coherent(pci->dev, ll->sz, in dw_pcie_edma_ll_alloc()
979 for (i = 0; i < pci->edma.ll_rd_cnt; i++) { in dw_pcie_edma_ll_alloc()
980 ll = &pci->edma.ll_region_rd[i]; in dw_pcie_edma_ll_alloc()
982 ll->vaddr.mem = dmam_alloc_coherent(pci->dev, ll->sz, in dw_pcie_edma_ll_alloc()
993 int dw_pcie_edma_detect(struct dw_pcie *pci) in dw_pcie_edma_detect() argument
998 ret = dw_pcie_edma_find_chip(pci); in dw_pcie_edma_detect()
1003 ret = dw_pcie_edma_irq_verify(pci); in dw_pcie_edma_detect()
1005 dev_err(pci->dev, "Invalid eDMA IRQs found\n"); in dw_pcie_edma_detect()
1009 ret = dw_pcie_edma_ll_alloc(pci); in dw_pcie_edma_detect()
1011 dev_err(pci->dev, "Couldn't allocate LLP memory\n"); in dw_pcie_edma_detect()
1016 ret = dw_edma_probe(&pci->edma); in dw_pcie_edma_detect()
1018 dev_err(pci->dev, "Couldn't register eDMA device\n"); in dw_pcie_edma_detect()
1022 dev_info(pci->dev, "eDMA: unroll %s, %hu wr, %hu rd\n", in dw_pcie_edma_detect()
1023 pci->edma.mf == EDMA_MF_EDMA_UNROLL ? "T" : "F", in dw_pcie_edma_detect()
1024 pci->edma.ll_wr_cnt, pci->edma.ll_rd_cnt); in dw_pcie_edma_detect()
1029 void dw_pcie_edma_remove(struct dw_pcie *pci) in dw_pcie_edma_remove() argument
1031 dw_edma_remove(&pci->edma); in dw_pcie_edma_remove()
1034 void dw_pcie_setup(struct dw_pcie *pci) in dw_pcie_setup() argument
1038 if (pci->link_gen > 0) in dw_pcie_setup()
1039 dw_pcie_link_set_max_speed(pci, pci->link_gen); in dw_pcie_setup()
1042 if (pci->n_fts[0]) { in dw_pcie_setup()
1043 val = dw_pcie_readl_dbi(pci, PCIE_PORT_AFR); in dw_pcie_setup()
1045 val |= PORT_AFR_N_FTS(pci->n_fts[0]); in dw_pcie_setup()
1046 val |= PORT_AFR_CC_N_FTS(pci->n_fts[0]); in dw_pcie_setup()
1047 dw_pcie_writel_dbi(pci, PCIE_PORT_AFR, val); in dw_pcie_setup()
1051 if (pci->n_fts[1]) { in dw_pcie_setup()
1052 val = dw_pcie_readl_dbi(pci, PCIE_LINK_WIDTH_SPEED_CONTROL); in dw_pcie_setup()
1054 val |= pci->n_fts[1]; in dw_pcie_setup()
1055 dw_pcie_writel_dbi(pci, PCIE_LINK_WIDTH_SPEED_CONTROL, val); in dw_pcie_setup()
1058 if (dw_pcie_cap_is(pci, CDM_CHECK)) { in dw_pcie_setup()
1059 val = dw_pcie_readl_dbi(pci, PCIE_PL_CHK_REG_CONTROL_STATUS); in dw_pcie_setup()
1062 dw_pcie_writel_dbi(pci, PCIE_PL_CHK_REG_CONTROL_STATUS, val); in dw_pcie_setup()
1065 val = dw_pcie_readl_dbi(pci, PCIE_PORT_LINK_CONTROL); in dw_pcie_setup()
1068 dw_pcie_writel_dbi(pci, PCIE_PORT_LINK_CONTROL, val); in dw_pcie_setup()
1070 dw_pcie_link_set_max_link_width(pci, pci->num_lanes); in dw_pcie_setup()