clk/ralink/clk-mtmips.c

74 #define CPU_SYS_CLKCFG_OCP_RATIO_1	0	/* 1:1   (Reserved) */
75 #define CPU_SYS_CLKCFG_OCP_RATIO_1_5	1	/* 1:1.5 (Reserved) */
76 #define CPU_SYS_CLKCFG_OCP_RATIO_2	2	/* 1:2   */
77 #define CPU_SYS_CLKCFG_OCP_RATIO_2_5	3       /* 1:2.5 (Reserved) */
78 #define CPU_SYS_CLKCFG_OCP_RATIO_3	4	/* 1:3   */
79 #define CPU_SYS_CLKCFG_OCP_RATIO_3_5	5	/* 1:3.5 (Reserved) */
80 #define CPU_SYS_CLKCFG_OCP_RATIO_4	6	/* 1:4   */
81 #define CPU_SYS_CLKCFG_OCP_RATIO_5	7	/* 1:5   */
82 #define CPU_SYS_CLKCFG_OCP_RATIO_10	8	/* 1:10  */
153 		.num_parents = 1,				\
170 	{ CLK_PERIPH("300c00.uartlite", "bus") },
183 	{ CLK_PERIPH("10000c00.uartlite", "bus") },
196 	{ CLK_PERIPH("10000c00.uartlite", "periph") },
209 	{ CLK_PERIPH("10000c00.uartlite", "periph") },
220 	{ CLK_PERIPH("10000c00.uart0", "periph") },
323 	CLK_FACTOR("bus", "cpu", 1, 2)
327 	CLK_FACTOR("bus", "cpu", 1, 3)
675 		.num_parents = _parent ? 1 : 0				\
1065 	rst_data->rcdev.of_reset_n_cells = 1;  in mtmips_reset_init()