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25 #include "../../pci.h"
57 static int dw_pcie_get_clocks(struct dw_pcie *pci) in dw_pcie_get_clocks() argument
62 pci->app_clks[i].id = dw_pcie_app_clks[i]; in dw_pcie_get_clocks()
65 pci->core_clks[i].id = dw_pcie_core_clks[i]; in dw_pcie_get_clocks()
67 ret = devm_clk_bulk_get_optional(pci->dev, DW_PCIE_NUM_APP_CLKS, in dw_pcie_get_clocks()
68 pci->app_clks); in dw_pcie_get_clocks()
72 return devm_clk_bulk_get_optional(pci->dev, DW_PCIE_NUM_CORE_CLKS, in dw_pcie_get_clocks()
73 pci->core_clks); in dw_pcie_get_clocks()
76 static int dw_pcie_get_resets(struct dw_pcie *pci) in dw_pcie_get_resets() argument
81 pci->app_rsts[i].id = dw_pcie_app_rsts[i]; in dw_pcie_get_resets()
84 pci->core_rsts[i].id = dw_pcie_core_rsts[i]; in dw_pcie_get_resets()
86 ret = devm_reset_control_bulk_get_optional_shared(pci->dev, in dw_pcie_get_resets()
88 pci->app_rsts); in dw_pcie_get_resets()
92 ret = devm_reset_control_bulk_get_optional_exclusive(pci->dev, in dw_pcie_get_resets()
94 pci->core_rsts); in dw_pcie_get_resets()
98 pci->pe_rst = devm_gpiod_get_optional(pci->dev, "reset", GPIOD_OUT_HIGH); in dw_pcie_get_resets()
99 if (IS_ERR(pci->pe_rst)) in dw_pcie_get_resets()
100 return PTR_ERR(pci->pe_rst); in dw_pcie_get_resets()
105 int dw_pcie_get_resources(struct dw_pcie *pci) in dw_pcie_get_resources() argument
107 struct platform_device *pdev = to_platform_device(pci->dev); in dw_pcie_get_resources()
108 struct device_node *np = dev_of_node(pci->dev); in dw_pcie_get_resources()
112 if (!pci->dbi_base) { in dw_pcie_get_resources()
114 pci->dbi_base = devm_pci_remap_cfg_resource(pci->dev, res); in dw_pcie_get_resources()
115 if (IS_ERR(pci->dbi_base)) in dw_pcie_get_resources()
116 return PTR_ERR(pci->dbi_base); in dw_pcie_get_resources()
117 pci->dbi_phys_addr = res->start; in dw_pcie_get_resources()
121 if (!pci->dbi_base2) { in dw_pcie_get_resources()
124 pci->dbi_base2 = devm_pci_remap_cfg_resource(pci->dev, res); in dw_pcie_get_resources()
125 if (IS_ERR(pci->dbi_base2)) in dw_pcie_get_resources()
126 return PTR_ERR(pci->dbi_base2); in dw_pcie_get_resources()
128 pci->dbi_base2 = pci->dbi_base + SZ_4K; in dw_pcie_get_resources()
133 if (!pci->atu_base) { in dw_pcie_get_resources()
136 pci->atu_size = resource_size(res); in dw_pcie_get_resources()
137 pci->atu_base = devm_ioremap_resource(pci->dev, res); in dw_pcie_get_resources()
138 if (IS_ERR(pci->atu_base)) in dw_pcie_get_resources()
139 return PTR_ERR(pci->atu_base); in dw_pcie_get_resources()
140 pci->atu_phys_addr = res->start; in dw_pcie_get_resources()
142 pci->atu_base = pci->dbi_base + DEFAULT_DBI_ATU_OFFSET; in dw_pcie_get_resources()
147 if (!pci->atu_size) in dw_pcie_get_resources()
148 pci->atu_size = SZ_4K; in dw_pcie_get_resources()
151 if (!pci->edma.reg_base) { in dw_pcie_get_resources()
154 pci->edma.reg_base = devm_ioremap_resource(pci->dev, res); in dw_pcie_get_resources()
155 if (IS_ERR(pci->edma.reg_base)) in dw_pcie_get_resources()
156 return PTR_ERR(pci->edma.reg_base); in dw_pcie_get_resources()
157 } else if (pci->atu_size >= 2 * DEFAULT_DBI_DMA_OFFSET) { in dw_pcie_get_resources()
158 pci->edma.reg_base = pci->atu_base + DEFAULT_DBI_DMA_OFFSET; in dw_pcie_get_resources()
163 if (dw_pcie_cap_is(pci, REQ_RES)) { in dw_pcie_get_resources()
164 ret = dw_pcie_get_clocks(pci); in dw_pcie_get_resources()
168 ret = dw_pcie_get_resets(pci); in dw_pcie_get_resources()
173 if (pci->max_link_speed < 1) in dw_pcie_get_resources()
174 pci->max_link_speed = of_pci_get_max_link_speed(np); in dw_pcie_get_resources()
176 of_property_read_u32(np, "num-lanes", &pci->num_lanes); in dw_pcie_get_resources()
179 dw_pcie_cap_set(pci, CDM_CHECK); in dw_pcie_get_resources()
184 void dw_pcie_version_detect(struct dw_pcie *pci) in dw_pcie_version_detect() argument
189 ver = dw_pcie_readl_dbi(pci, PCIE_VERSION_NUMBER); in dw_pcie_version_detect()
193 if (pci->version && pci->version != ver) in dw_pcie_version_detect()
194 dev_warn(pci->dev, "Versions don't match (%08x != %08x)\n", in dw_pcie_version_detect()
195 pci->version, ver); in dw_pcie_version_detect()
197 pci->version = ver; in dw_pcie_version_detect()
199 ver = dw_pcie_readl_dbi(pci, PCIE_VERSION_TYPE); in dw_pcie_version_detect()
201 if (pci->type && pci->type != ver) in dw_pcie_version_detect()
202 dev_warn(pci->dev, "Types don't match (%08x != %08x)\n", in dw_pcie_version_detect()
203 pci->type, ver); in dw_pcie_version_detect()
205 pci->type = ver; in dw_pcie_version_detect()
210 * are for configuring host controllers, which are bridges *to* PCI devices but
211 * are not PCI devices themselves.
213 static u8 __dw_pcie_find_next_cap(struct dw_pcie *pci, u8 cap_ptr, in __dw_pcie_find_next_cap() argument
222 reg = dw_pcie_readw_dbi(pci, cap_ptr); in __dw_pcie_find_next_cap()
232 return __dw_pcie_find_next_cap(pci, next_cap_ptr, cap); in __dw_pcie_find_next_cap()
235 u8 dw_pcie_find_capability(struct dw_pcie *pci, u8 cap) in dw_pcie_find_capability() argument
240 reg = dw_pcie_readw_dbi(pci, PCI_CAPABILITY_LIST); in dw_pcie_find_capability()
243 return __dw_pcie_find_next_cap(pci, next_cap_ptr, cap); in dw_pcie_find_capability()
247 static u16 dw_pcie_find_next_ext_capability(struct dw_pcie *pci, u16 start, in dw_pcie_find_next_ext_capability() argument
260 header = dw_pcie_readl_dbi(pci, pos); in dw_pcie_find_next_ext_capability()
276 header = dw_pcie_readl_dbi(pci, pos); in dw_pcie_find_next_ext_capability()
282 u16 dw_pcie_find_ext_capability(struct dw_pcie *pci, u8 cap) in dw_pcie_find_ext_capability() argument
284 return dw_pcie_find_next_ext_capability(pci, 0, cap); in dw_pcie_find_ext_capability()
288 static u16 __dw_pcie_find_vsec_capability(struct dw_pcie *pci, u16 vendor_id, in __dw_pcie_find_vsec_capability() argument
294 if (vendor_id != dw_pcie_readw_dbi(pci, PCI_VENDOR_ID)) in __dw_pcie_find_vsec_capability()
297 while ((vsec = dw_pcie_find_next_ext_capability(pci, vsec, in __dw_pcie_find_vsec_capability()
299 header = dw_pcie_readl_dbi(pci, vsec + PCI_VNDR_HEADER); in __dw_pcie_find_vsec_capability()
307 static u16 dw_pcie_find_vsec_capability(struct dw_pcie *pci, in dw_pcie_find_vsec_capability() argument
315 vsec = __dw_pcie_find_vsec_capability(pci, vid->vendor_id, in dw_pcie_find_vsec_capability()
318 header = dw_pcie_readl_dbi(pci, vsec + PCI_VNDR_HEADER); in dw_pcie_find_vsec_capability()
327 u16 dw_pcie_find_rasdes_capability(struct dw_pcie *pci) in dw_pcie_find_rasdes_capability() argument
329 return dw_pcie_find_vsec_capability(pci, dwc_pcie_rasdes_vsec_ids); in dw_pcie_find_rasdes_capability()
373 u32 dw_pcie_read_dbi(struct dw_pcie *pci, u32 reg, size_t size) in dw_pcie_read_dbi() argument
378 if (pci->ops && pci->ops->read_dbi) in dw_pcie_read_dbi()
379 return pci->ops->read_dbi(pci, pci->dbi_base, reg, size); in dw_pcie_read_dbi()
381 ret = dw_pcie_read(pci->dbi_base + reg, size, &val); in dw_pcie_read_dbi()
383 dev_err(pci->dev, "Read DBI address failed\n"); in dw_pcie_read_dbi()
389 void dw_pcie_write_dbi(struct dw_pcie *pci, u32 reg, size_t size, u32 val) in dw_pcie_write_dbi() argument
393 if (pci->ops && pci->ops->write_dbi) { in dw_pcie_write_dbi()
394 pci->ops->write_dbi(pci, pci->dbi_base, reg, size, val); in dw_pcie_write_dbi()
398 ret = dw_pcie_write(pci->dbi_base + reg, size, val); in dw_pcie_write_dbi()
400 dev_err(pci->dev, "Write DBI address failed\n"); in dw_pcie_write_dbi()
404 void dw_pcie_write_dbi2(struct dw_pcie *pci, u32 reg, size_t size, u32 val) in dw_pcie_write_dbi2() argument
408 if (pci->ops && pci->ops->write_dbi2) { in dw_pcie_write_dbi2()
409 pci->ops->write_dbi2(pci, pci->dbi_base2, reg, size, val); in dw_pcie_write_dbi2()
413 ret = dw_pcie_write(pci->dbi_base2 + reg, size, val); in dw_pcie_write_dbi2()
415 dev_err(pci->dev, "write DBI address failed\n"); in dw_pcie_write_dbi2()
419 static inline void __iomem *dw_pcie_select_atu(struct dw_pcie *pci, u32 dir, in dw_pcie_select_atu() argument
422 if (dw_pcie_cap_is(pci, IATU_UNROLL)) in dw_pcie_select_atu()
423 return pci->atu_base + PCIE_ATU_UNROLL_BASE(dir, index); in dw_pcie_select_atu()
425 dw_pcie_writel_dbi(pci, PCIE_ATU_VIEWPORT, dir | index); in dw_pcie_select_atu()
426 return pci->atu_base; in dw_pcie_select_atu()
429 static u32 dw_pcie_readl_atu(struct dw_pcie *pci, u32 dir, u32 index, u32 reg) in dw_pcie_readl_atu() argument
435 base = dw_pcie_select_atu(pci, dir, index); in dw_pcie_readl_atu()
437 if (pci->ops && pci->ops->read_dbi) in dw_pcie_readl_atu()
438 return pci->ops->read_dbi(pci, base, reg, 4); in dw_pcie_readl_atu()
442 dev_err(pci->dev, "Read ATU address failed\n"); in dw_pcie_readl_atu()
447 static void dw_pcie_writel_atu(struct dw_pcie *pci, u32 dir, u32 index, in dw_pcie_writel_atu() argument
453 base = dw_pcie_select_atu(pci, dir, index); in dw_pcie_writel_atu()
455 if (pci->ops && pci->ops->write_dbi) { in dw_pcie_writel_atu()
456 pci->ops->write_dbi(pci, base, reg, 4, val); in dw_pcie_writel_atu()
462 dev_err(pci->dev, "Write ATU address failed\n"); in dw_pcie_writel_atu()
465 static inline u32 dw_pcie_readl_atu_ob(struct dw_pcie *pci, u32 index, u32 reg) in dw_pcie_readl_atu_ob() argument
467 return dw_pcie_readl_atu(pci, PCIE_ATU_REGION_DIR_OB, index, reg); in dw_pcie_readl_atu_ob()
470 static inline void dw_pcie_writel_atu_ob(struct dw_pcie *pci, u32 index, u32 reg, in dw_pcie_writel_atu_ob() argument
473 dw_pcie_writel_atu(pci, PCIE_ATU_REGION_DIR_OB, index, reg, val); in dw_pcie_writel_atu_ob()
489 * Digest as there is no way the PCI core AER code could program in dw_pcie_enable_ecrc()
517 int dw_pcie_prog_outbound_atu(struct dw_pcie *pci, in dw_pcie_prog_outbound_atu() argument
526 if ((limit_addr & ~pci->region_limit) != (parent_bus_addr & ~pci->region_limit) || in dw_pcie_prog_outbound_atu()
527 !IS_ALIGNED(parent_bus_addr, pci->region_align) || in dw_pcie_prog_outbound_atu()
528 !IS_ALIGNED(atu->pci_addr, pci->region_align) || !atu->size) { in dw_pcie_prog_outbound_atu()
532 dw_pcie_writel_atu_ob(pci, atu->index, PCIE_ATU_LOWER_BASE, in dw_pcie_prog_outbound_atu()
534 dw_pcie_writel_atu_ob(pci, atu->index, PCIE_ATU_UPPER_BASE, in dw_pcie_prog_outbound_atu()
537 dw_pcie_writel_atu_ob(pci, atu->index, PCIE_ATU_LIMIT, in dw_pcie_prog_outbound_atu()
539 if (dw_pcie_ver_is_ge(pci, 460A)) in dw_pcie_prog_outbound_atu()
540 dw_pcie_writel_atu_ob(pci, atu->index, PCIE_ATU_UPPER_LIMIT, in dw_pcie_prog_outbound_atu()
543 dw_pcie_writel_atu_ob(pci, atu->index, PCIE_ATU_LOWER_TARGET, in dw_pcie_prog_outbound_atu()
545 dw_pcie_writel_atu_ob(pci, atu->index, PCIE_ATU_UPPER_TARGET, in dw_pcie_prog_outbound_atu()
550 dw_pcie_ver_is_ge(pci, 460A)) in dw_pcie_prog_outbound_atu()
552 if (dw_pcie_ver_is(pci, 490A)) in dw_pcie_prog_outbound_atu()
554 dw_pcie_writel_atu_ob(pci, atu->index, PCIE_ATU_REGION_CTRL1, val); in dw_pcie_prog_outbound_atu()
561 dw_pcie_writel_atu_ob(pci, atu->index, PCIE_ATU_REGION_CTRL2, val); in dw_pcie_prog_outbound_atu()
568 val = dw_pcie_readl_atu_ob(pci, atu->index, PCIE_ATU_REGION_CTRL2); in dw_pcie_prog_outbound_atu()
575 dev_err(pci->dev, "Outbound iATU is not being enabled\n"); in dw_pcie_prog_outbound_atu()
580 static inline u32 dw_pcie_readl_atu_ib(struct dw_pcie *pci, u32 index, u32 reg) in dw_pcie_readl_atu_ib() argument
582 return dw_pcie_readl_atu(pci, PCIE_ATU_REGION_DIR_IB, index, reg); in dw_pcie_readl_atu_ib()
585 static inline void dw_pcie_writel_atu_ib(struct dw_pcie *pci, u32 index, u32 reg, in dw_pcie_writel_atu_ib() argument
588 dw_pcie_writel_atu(pci, PCIE_ATU_REGION_DIR_IB, index, reg, val); in dw_pcie_writel_atu_ib()
591 int dw_pcie_prog_inbound_atu(struct dw_pcie *pci, int index, int type, in dw_pcie_prog_inbound_atu() argument
597 if ((limit_addr & ~pci->region_limit) != (pci_addr & ~pci->region_limit) || in dw_pcie_prog_inbound_atu()
598 !IS_ALIGNED(parent_bus_addr, pci->region_align) || in dw_pcie_prog_inbound_atu()
599 !IS_ALIGNED(pci_addr, pci->region_align) || !size) { in dw_pcie_prog_inbound_atu()
603 dw_pcie_writel_atu_ib(pci, index, PCIE_ATU_LOWER_BASE, in dw_pcie_prog_inbound_atu()
605 dw_pcie_writel_atu_ib(pci, index, PCIE_ATU_UPPER_BASE, in dw_pcie_prog_inbound_atu()
608 dw_pcie_writel_atu_ib(pci, index, PCIE_ATU_LIMIT, in dw_pcie_prog_inbound_atu()
610 if (dw_pcie_ver_is_ge(pci, 460A)) in dw_pcie_prog_inbound_atu()
611 dw_pcie_writel_atu_ib(pci, index, PCIE_ATU_UPPER_LIMIT, in dw_pcie_prog_inbound_atu()
614 dw_pcie_writel_atu_ib(pci, index, PCIE_ATU_LOWER_TARGET, in dw_pcie_prog_inbound_atu()
616 dw_pcie_writel_atu_ib(pci, index, PCIE_ATU_UPPER_TARGET, in dw_pcie_prog_inbound_atu()
621 dw_pcie_ver_is_ge(pci, 460A)) in dw_pcie_prog_inbound_atu()
623 dw_pcie_writel_atu_ib(pci, index, PCIE_ATU_REGION_CTRL1, val); in dw_pcie_prog_inbound_atu()
624 dw_pcie_writel_atu_ib(pci, index, PCIE_ATU_REGION_CTRL2, PCIE_ATU_ENABLE); in dw_pcie_prog_inbound_atu()
631 val = dw_pcie_readl_atu_ib(pci, index, PCIE_ATU_REGION_CTRL2); in dw_pcie_prog_inbound_atu()
638 dev_err(pci->dev, "Inbound iATU is not being enabled\n"); in dw_pcie_prog_inbound_atu()
643 int dw_pcie_prog_ep_inbound_atu(struct dw_pcie *pci, u8 func_no, int index, in dw_pcie_prog_ep_inbound_atu() argument
648 if (!IS_ALIGNED(parent_bus_addr, pci->region_align) || in dw_pcie_prog_ep_inbound_atu()
652 dw_pcie_writel_atu_ib(pci, index, PCIE_ATU_LOWER_TARGET, in dw_pcie_prog_ep_inbound_atu()
654 dw_pcie_writel_atu_ib(pci, index, PCIE_ATU_UPPER_TARGET, in dw_pcie_prog_ep_inbound_atu()
657 dw_pcie_writel_atu_ib(pci, index, PCIE_ATU_REGION_CTRL1, type | in dw_pcie_prog_ep_inbound_atu()
659 dw_pcie_writel_atu_ib(pci, index, PCIE_ATU_REGION_CTRL2, in dw_pcie_prog_ep_inbound_atu()
668 val = dw_pcie_readl_atu_ib(pci, index, PCIE_ATU_REGION_CTRL2); in dw_pcie_prog_ep_inbound_atu()
675 dev_err(pci->dev, "Inbound iATU is not being enabled\n"); in dw_pcie_prog_ep_inbound_atu()
680 void dw_pcie_disable_atu(struct dw_pcie *pci, u32 dir, int index) in dw_pcie_disable_atu() argument
682 dw_pcie_writel_atu(pci, dir, index, PCIE_ATU_REGION_CTRL2, 0); in dw_pcie_disable_atu()
685 int dw_pcie_wait_for_link(struct dw_pcie *pci) in dw_pcie_wait_for_link() argument
692 if (dw_pcie_link_up(pci)) in dw_pcie_wait_for_link()
699 dev_info(pci->dev, "Phy link never came up\n"); in dw_pcie_wait_for_link()
703 offset = dw_pcie_find_capability(pci, PCI_CAP_ID_EXP); in dw_pcie_wait_for_link()
704 val = dw_pcie_readw_dbi(pci, offset + PCI_EXP_LNKSTA); in dw_pcie_wait_for_link()
706 dev_info(pci->dev, "PCIe Gen.%u x%u link up\n", in dw_pcie_wait_for_link()
714 int dw_pcie_link_up(struct dw_pcie *pci) in dw_pcie_link_up() argument
718 if (pci->ops && pci->ops->link_up) in dw_pcie_link_up()
719 return pci->ops->link_up(pci); in dw_pcie_link_up()
721 val = dw_pcie_readl_dbi(pci, PCIE_PORT_DEBUG1); in dw_pcie_link_up()
727 void dw_pcie_upconfig_setup(struct dw_pcie *pci) in dw_pcie_upconfig_setup() argument
731 val = dw_pcie_readl_dbi(pci, PCIE_PORT_MULTI_LANE_CTRL); in dw_pcie_upconfig_setup()
733 dw_pcie_writel_dbi(pci, PCIE_PORT_MULTI_LANE_CTRL, val); in dw_pcie_upconfig_setup()
737 static void dw_pcie_link_set_max_speed(struct dw_pcie *pci) in dw_pcie_link_set_max_speed() argument
740 u8 offset = dw_pcie_find_capability(pci, PCI_CAP_ID_EXP); in dw_pcie_link_set_max_speed()
742 cap = dw_pcie_readl_dbi(pci, offset + PCI_EXP_LNKCAP); in dw_pcie_link_set_max_speed()
749 if (pci->max_link_speed < 1) { in dw_pcie_link_set_max_speed()
750 pci->max_link_speed = FIELD_GET(PCI_EXP_LNKCAP_SLS, cap); in dw_pcie_link_set_max_speed()
754 ctrl2 = dw_pcie_readl_dbi(pci, offset + PCI_EXP_LNKCTL2); in dw_pcie_link_set_max_speed()
757 switch (pcie_link_speed[pci->max_link_speed]) { in dw_pcie_link_set_max_speed()
777 dw_pcie_writel_dbi(pci, offset + PCI_EXP_LNKCTL2, ctrl2 | link_speed); in dw_pcie_link_set_max_speed()
780 dw_pcie_writel_dbi(pci, offset + PCI_EXP_LNKCAP, cap | link_speed); in dw_pcie_link_set_max_speed()
784 static void dw_pcie_link_set_max_link_width(struct dw_pcie *pci, u32 num_lanes) in dw_pcie_link_set_max_link_width() argument
793 plc = dw_pcie_readl_dbi(pci, PCIE_PORT_LINK_CONTROL); in dw_pcie_link_set_max_link_width()
798 lwsc = dw_pcie_readl_dbi(pci, PCIE_LINK_WIDTH_SPEED_CONTROL); in dw_pcie_link_set_max_link_width()
818 dev_err(pci->dev, "num-lanes %u: invalid value\n", num_lanes); in dw_pcie_link_set_max_link_width()
821 dw_pcie_writel_dbi(pci, PCIE_PORT_LINK_CONTROL, plc); in dw_pcie_link_set_max_link_width()
822 dw_pcie_writel_dbi(pci, PCIE_LINK_WIDTH_SPEED_CONTROL, lwsc); in dw_pcie_link_set_max_link_width()
824 cap = dw_pcie_find_capability(pci, PCI_CAP_ID_EXP); in dw_pcie_link_set_max_link_width()
825 lnkcap = dw_pcie_readl_dbi(pci, cap + PCI_EXP_LNKCAP); in dw_pcie_link_set_max_link_width()
828 dw_pcie_writel_dbi(pci, cap + PCI_EXP_LNKCAP, lnkcap); in dw_pcie_link_set_max_link_width()
831 void dw_pcie_iatu_detect(struct dw_pcie *pci) in dw_pcie_iatu_detect() argument
837 val = dw_pcie_readl_dbi(pci, PCIE_ATU_VIEWPORT); in dw_pcie_iatu_detect()
839 dw_pcie_cap_set(pci, IATU_UNROLL); in dw_pcie_iatu_detect()
841 max_region = min((int)pci->atu_size / 512, 256); in dw_pcie_iatu_detect()
843 pci->atu_base = pci->dbi_base + PCIE_ATU_VIEWPORT_BASE; in dw_pcie_iatu_detect()
844 pci->atu_size = PCIE_ATU_VIEWPORT_SIZE; in dw_pcie_iatu_detect()
846 dw_pcie_writel_dbi(pci, PCIE_ATU_VIEWPORT, 0xFF); in dw_pcie_iatu_detect()
847 max_region = dw_pcie_readl_dbi(pci, PCIE_ATU_VIEWPORT) + 1; in dw_pcie_iatu_detect()
851 dw_pcie_writel_atu_ob(pci, ob, PCIE_ATU_LOWER_TARGET, 0x11110000); in dw_pcie_iatu_detect()
852 val = dw_pcie_readl_atu_ob(pci, ob, PCIE_ATU_LOWER_TARGET); in dw_pcie_iatu_detect()
858 dw_pcie_writel_atu_ib(pci, ib, PCIE_ATU_LOWER_TARGET, 0x11110000); in dw_pcie_iatu_detect()
859 val = dw_pcie_readl_atu_ib(pci, ib, PCIE_ATU_LOWER_TARGET); in dw_pcie_iatu_detect()
869 dev_err(pci->dev, "No iATU regions found\n"); in dw_pcie_iatu_detect()
873 dw_pcie_writel_atu(pci, dir, 0, PCIE_ATU_LIMIT, 0x0); in dw_pcie_iatu_detect()
874 min = dw_pcie_readl_atu(pci, dir, 0, PCIE_ATU_LIMIT); in dw_pcie_iatu_detect()
876 if (dw_pcie_ver_is_ge(pci, 460A)) { in dw_pcie_iatu_detect()
877 dw_pcie_writel_atu(pci, dir, 0, PCIE_ATU_UPPER_LIMIT, 0xFFFFFFFF); in dw_pcie_iatu_detect()
878 max = dw_pcie_readl_atu(pci, dir, 0, PCIE_ATU_UPPER_LIMIT); in dw_pcie_iatu_detect()
883 pci->num_ob_windows = ob; in dw_pcie_iatu_detect()
884 pci->num_ib_windows = ib; in dw_pcie_iatu_detect()
885 pci->region_align = 1 << fls(min); in dw_pcie_iatu_detect()
886 pci->region_limit = (max << 32) | (SZ_4G - 1); in dw_pcie_iatu_detect()
888 dev_info(pci->dev, "iATU: unroll %s, %u ob, %u ib, align %uK, limit %lluG\n", in dw_pcie_iatu_detect()
889 dw_pcie_cap_is(pci, IATU_UNROLL) ? "T" : "F", in dw_pcie_iatu_detect()
890 pci->num_ob_windows, pci->num_ib_windows, in dw_pcie_iatu_detect()
891 pci->region_align / SZ_1K, (pci->region_limit + 1) / SZ_1G); in dw_pcie_iatu_detect()
894 static u32 dw_pcie_readl_dma(struct dw_pcie *pci, u32 reg) in dw_pcie_readl_dma() argument
899 if (pci->ops && pci->ops->read_dbi) in dw_pcie_readl_dma()
900 return pci->ops->read_dbi(pci, pci->edma.reg_base, reg, 4); in dw_pcie_readl_dma()
902 ret = dw_pcie_read(pci->edma.reg_base + reg, 4, &val); in dw_pcie_readl_dma()
904 dev_err(pci->dev, "Read DMA address failed\n"); in dw_pcie_readl_dma()
931 static void dw_pcie_edma_init_data(struct dw_pcie *pci) in dw_pcie_edma_init_data() argument
933 pci->edma.dev = pci->dev; in dw_pcie_edma_init_data()
935 if (!pci->edma.ops) in dw_pcie_edma_init_data()
936 pci->edma.ops = &dw_pcie_edma_ops; in dw_pcie_edma_init_data()
938 pci->edma.flags |= DW_EDMA_CHIP_LOCAL; in dw_pcie_edma_init_data()
941 static int dw_pcie_edma_find_mf(struct dw_pcie *pci) in dw_pcie_edma_find_mf() argument
950 if (pci->edma.mf != EDMA_MF_EDMA_LEGACY) in dw_pcie_edma_find_mf()
951 return pci->edma.reg_base ? 0 : -ENODEV; in dw_pcie_edma_find_mf()
958 if (dw_pcie_ver_is_ge(pci, 540A)) in dw_pcie_edma_find_mf()
961 val = dw_pcie_readl_dbi(pci, PCIE_DMA_VIEWPORT_BASE + PCIE_DMA_CTRL); in dw_pcie_edma_find_mf()
963 if (val == 0xFFFFFFFF && pci->edma.reg_base) { in dw_pcie_edma_find_mf()
964 pci->edma.mf = EDMA_MF_EDMA_UNROLL; in dw_pcie_edma_find_mf()
966 pci->edma.mf = EDMA_MF_EDMA_LEGACY; in dw_pcie_edma_find_mf()
968 pci->edma.reg_base = pci->dbi_base + PCIE_DMA_VIEWPORT_BASE; in dw_pcie_edma_find_mf()
976 static int dw_pcie_edma_find_channels(struct dw_pcie *pci) in dw_pcie_edma_find_channels() argument
986 if (pci->edma.mf != EDMA_MF_HDMA_NATIVE) { in dw_pcie_edma_find_channels()
987 val = dw_pcie_readl_dma(pci, PCIE_DMA_CTRL); in dw_pcie_edma_find_channels()
989 pci->edma.ll_wr_cnt = FIELD_GET(PCIE_DMA_NUM_WR_CHAN, val); in dw_pcie_edma_find_channels()
990 pci->edma.ll_rd_cnt = FIELD_GET(PCIE_DMA_NUM_RD_CHAN, val); in dw_pcie_edma_find_channels()
994 if (!pci->edma.ll_wr_cnt || pci->edma.ll_wr_cnt > EDMA_MAX_WR_CH || in dw_pcie_edma_find_channels()
995 !pci->edma.ll_rd_cnt || pci->edma.ll_rd_cnt > EDMA_MAX_RD_CH) in dw_pcie_edma_find_channels()
1001 static int dw_pcie_edma_find_chip(struct dw_pcie *pci) in dw_pcie_edma_find_chip() argument
1005 dw_pcie_edma_init_data(pci); in dw_pcie_edma_find_chip()
1007 ret = dw_pcie_edma_find_mf(pci); in dw_pcie_edma_find_chip()
1011 return dw_pcie_edma_find_channels(pci); in dw_pcie_edma_find_chip()
1014 static int dw_pcie_edma_irq_verify(struct dw_pcie *pci) in dw_pcie_edma_irq_verify() argument
1016 struct platform_device *pdev = to_platform_device(pci->dev); in dw_pcie_edma_irq_verify()
1017 u16 ch_cnt = pci->edma.ll_wr_cnt + pci->edma.ll_rd_cnt; in dw_pcie_edma_irq_verify()
1021 if (pci->edma.nr_irqs == 1) in dw_pcie_edma_irq_verify()
1023 else if (pci->edma.nr_irqs > 1) in dw_pcie_edma_irq_verify()
1024 return pci->edma.nr_irqs != ch_cnt ? -EINVAL : 0; in dw_pcie_edma_irq_verify()
1028 pci->edma.nr_irqs = 1; in dw_pcie_edma_irq_verify()
1032 for (; pci->edma.nr_irqs < ch_cnt; pci->edma.nr_irqs++) { in dw_pcie_edma_irq_verify()
1033 snprintf(name, sizeof(name), "dma%d", pci->edma.nr_irqs); in dw_pcie_edma_irq_verify()
1043 static int dw_pcie_edma_ll_alloc(struct dw_pcie *pci) in dw_pcie_edma_ll_alloc() argument
1049 for (i = 0; i < pci->edma.ll_wr_cnt; i++) { in dw_pcie_edma_ll_alloc()
1050 ll = &pci->edma.ll_region_wr[i]; in dw_pcie_edma_ll_alloc()
1052 ll->vaddr.mem = dmam_alloc_coherent(pci->dev, ll->sz, in dw_pcie_edma_ll_alloc()
1060 for (i = 0; i < pci->edma.ll_rd_cnt; i++) { in dw_pcie_edma_ll_alloc()
1061 ll = &pci->edma.ll_region_rd[i]; in dw_pcie_edma_ll_alloc()
1063 ll->vaddr.mem = dmam_alloc_coherent(pci->dev, ll->sz, in dw_pcie_edma_ll_alloc()
1074 int dw_pcie_edma_detect(struct dw_pcie *pci) in dw_pcie_edma_detect() argument
1079 ret = dw_pcie_edma_find_chip(pci); in dw_pcie_edma_detect()
1084 ret = dw_pcie_edma_irq_verify(pci); in dw_pcie_edma_detect()
1086 dev_err(pci->dev, "Invalid eDMA IRQs found\n"); in dw_pcie_edma_detect()
1090 ret = dw_pcie_edma_ll_alloc(pci); in dw_pcie_edma_detect()
1092 dev_err(pci->dev, "Couldn't allocate LLP memory\n"); in dw_pcie_edma_detect()
1097 ret = dw_edma_probe(&pci->edma); in dw_pcie_edma_detect()
1099 dev_err(pci->dev, "Couldn't register eDMA device\n"); in dw_pcie_edma_detect()
1103 dev_info(pci->dev, "eDMA: unroll %s, %hu wr, %hu rd\n", in dw_pcie_edma_detect()
1104 pci->edma.mf == EDMA_MF_EDMA_UNROLL ? "T" : "F", in dw_pcie_edma_detect()
1105 pci->edma.ll_wr_cnt, pci->edma.ll_rd_cnt); in dw_pcie_edma_detect()
1110 void dw_pcie_edma_remove(struct dw_pcie *pci) in dw_pcie_edma_remove() argument
1112 dw_edma_remove(&pci->edma); in dw_pcie_edma_remove()
1115 void dw_pcie_setup(struct dw_pcie *pci) in dw_pcie_setup() argument
1119 dw_pcie_link_set_max_speed(pci); in dw_pcie_setup()
1122 if (pci->n_fts[0]) { in dw_pcie_setup()
1123 val = dw_pcie_readl_dbi(pci, PCIE_PORT_AFR); in dw_pcie_setup()
1125 val |= PORT_AFR_N_FTS(pci->n_fts[0]); in dw_pcie_setup()
1126 val |= PORT_AFR_CC_N_FTS(pci->n_fts[0]); in dw_pcie_setup()
1127 dw_pcie_writel_dbi(pci, PCIE_PORT_AFR, val); in dw_pcie_setup()
1131 if (pci->n_fts[1]) { in dw_pcie_setup()
1132 val = dw_pcie_readl_dbi(pci, PCIE_LINK_WIDTH_SPEED_CONTROL); in dw_pcie_setup()
1134 val |= pci->n_fts[1]; in dw_pcie_setup()
1135 dw_pcie_writel_dbi(pci, PCIE_LINK_WIDTH_SPEED_CONTROL, val); in dw_pcie_setup()
1138 if (dw_pcie_cap_is(pci, CDM_CHECK)) { in dw_pcie_setup()
1139 val = dw_pcie_readl_dbi(pci, PCIE_PL_CHK_REG_CONTROL_STATUS); in dw_pcie_setup()
1142 dw_pcie_writel_dbi(pci, PCIE_PL_CHK_REG_CONTROL_STATUS, val); in dw_pcie_setup()
1145 val = dw_pcie_readl_dbi(pci, PCIE_PORT_LINK_CONTROL); in dw_pcie_setup()
1148 dw_pcie_writel_dbi(pci, PCIE_PORT_LINK_CONTROL, val); in dw_pcie_setup()
1150 dw_pcie_link_set_max_link_width(pci, pci->num_lanes); in dw_pcie_setup()
1153 resource_size_t dw_pcie_parent_bus_offset(struct dw_pcie *pci, in dw_pcie_parent_bus_offset() argument
1157 struct device *dev = pci->dev; in dw_pcie_parent_bus_offset()
1173 fixup = pci->ops ? pci->ops->cpu_addr_fixup : NULL; in dw_pcie_parent_bus_offset()
1175 fixup_addr = fixup(pci, cpu_phys_addr); in dw_pcie_parent_bus_offset()
1190 if (pci->use_parent_dt_ranges) { in dw_pcie_parent_bus_offset()
1194 * translates between CPU and PCI controller addresses. in dw_pcie_parent_bus_offset()