dts/nvidia/tegra124.dtsi

49 		clocks = <&tegra_car TEGRA124_CLK_PCIE>,
50 			 <&tegra_car TEGRA124_CLK_AFI>,
51 			 <&tegra_car TEGRA124_CLK_PLL_E>,
52 			 <&tegra_car TEGRA124_CLK_CML0>;
54 		resets = <&tegra_car 70>,
55 			 <&tegra_car 72>,
56 			 <&tegra_car 74>;
95 		clocks = <&tegra_car TEGRA124_CLK_HOST1X>;
97 		resets = <&tegra_car 28>, <&mc TEGRA124_MC_RESET_HC>;
110 			clocks = <&tegra_car TEGRA124_CLK_DISP1>;
112 			resets = <&tegra_car 27>;
137 			clocks = <&tegra_car TEGRA124_CLK_DISP2>;
139 			resets = <&tegra_car 26>;
160 			clocks = <&tegra_car TEGRA124_CLK_HDMI>,
161 				 <&tegra_car TEGRA124_CLK_PLL_D2_OUT0>;
163 			resets = <&tegra_car 51>;
171 			clocks = <&tegra_car TEGRA124_CLK_DSIA>,
172 				 <&tegra_car TEGRA124_CLK_DSIALP>,
173 				 <&tegra_car TEGRA124_CLK_PLL_D_OUT0>;
175 			resets = <&tegra_car 48>;
188 			clocks = <&tegra_car TEGRA124_CLK_VIC03>;
190 			resets = <&tegra_car 178>;
199 			clocks = <&tegra_car TEGRA124_CLK_DSIB>,
200 				 <&tegra_car TEGRA124_CLK_DSIBLP>,
201 				 <&tegra_car TEGRA124_CLK_PLL_D_OUT0>;
203 			resets = <&tegra_car 82>;
216 			clocks = <&tegra_car TEGRA124_CLK_SOR0>,
217 				 <&tegra_car TEGRA124_CLK_SOR0_OUT>,
218 				 <&tegra_car TEGRA124_CLK_PLL_D_OUT0>,
219 				 <&tegra_car TEGRA124_CLK_PLL_DP>,
220 				 <&tegra_car TEGRA124_CLK_CLK_M>;
222 			resets = <&tegra_car 182>;
231 			clocks = <&tegra_car TEGRA124_CLK_DPAUX>,
232 				 <&tegra_car TEGRA124_CLK_PLL_DP>;
234 			resets = <&tegra_car 181>;
265 		clocks = <&tegra_car TEGRA124_CLK_GPU>,
266 			 <&tegra_car TEGRA124_CLK_PLL_P_OUT5>;
268 		resets = <&tegra_car 184>;
297 		clocks = <&tegra_car TEGRA124_CLK_TIMER>;
300 	tegra_car: clock@60006000 {  label
317 		clocks = <&tegra_car TEGRA124_CLK_ACTMON>,
318 			 <&tegra_car TEGRA124_CLK_EMC>;
320 		resets = <&tegra_car 119>;
381 		clocks = <&tegra_car TEGRA124_CLK_APBDMA>;
382 		resets = <&tegra_car 34>;
413 		clocks = <&tegra_car TEGRA124_CLK_UARTA>;
414 		resets = <&tegra_car 6>;
425 		clocks = <&tegra_car TEGRA124_CLK_UARTB>;
426 		resets = <&tegra_car 7>;
437 		clocks = <&tegra_car TEGRA124_CLK_UARTC>;
438 		resets = <&tegra_car 55>;
449 		clocks = <&tegra_car TEGRA124_CLK_UARTD>;
450 		resets = <&tegra_car 65>;
460 		clocks = <&tegra_car TEGRA124_CLK_PWM>;
461 		resets = <&tegra_car 17>;
472 		clocks = <&tegra_car TEGRA124_CLK_I2C1>;
474 		resets = <&tegra_car 12>;
487 		clocks = <&tegra_car TEGRA124_CLK_I2C2>;
489 		resets = <&tegra_car 54>;
502 		clocks = <&tegra_car TEGRA124_CLK_I2C3>;
504 		resets = <&tegra_car 67>;
517 		clocks = <&tegra_car TEGRA124_CLK_I2C4>;
519 		resets = <&tegra_car 103>;
532 		clocks = <&tegra_car TEGRA124_CLK_I2C5>;
534 		resets = <&tegra_car 47>;
547 		clocks = <&tegra_car TEGRA124_CLK_I2C6>;
549 		resets = <&tegra_car 166>;
562 		clocks = <&tegra_car TEGRA124_CLK_SBC1>;
564 		resets = <&tegra_car 41>;
577 		clocks = <&tegra_car TEGRA124_CLK_SBC2>;
579 		resets = <&tegra_car 44>;
592 		clocks = <&tegra_car TEGRA124_CLK_SBC3>;
594 		resets = <&tegra_car 46>;
607 		clocks = <&tegra_car TEGRA124_CLK_SBC4>;
609 		resets = <&tegra_car 68>;
622 		clocks = <&tegra_car TEGRA124_CLK_SBC5>;
624 		resets = <&tegra_car 104>;
637 		clocks = <&tegra_car TEGRA124_CLK_SBC6>;
639 		resets = <&tegra_car 105>;
650 		clocks = <&tegra_car TEGRA124_CLK_RTC>;
656 		clocks = <&tegra_car TEGRA124_CLK_PCLK>, <&clk32k_in>;
664 		clocks = <&tegra_car TEGRA124_CLK_FUSE>;
666 		resets = <&tegra_car 39>;
674 		clocks = <&tegra_car TEGRA124_CLK_CEC>;
683 		clocks = <&tegra_car TEGRA124_CLK_MC>;
696 		clocks = <&tegra_car TEGRA124_CLK_EMC>;
710 		clocks = <&tegra_car TEGRA124_CLK_SATA>,
711 			 <&tegra_car TEGRA124_CLK_SATA_OOB>;
713 		resets = <&tegra_car 124>,
714 			 <&tegra_car 129>,
715 			 <&tegra_car 123>;
724 		clocks = <&tegra_car TEGRA124_CLK_HDA>,
725 			 <&tegra_car TEGRA124_CLK_HDA2HDMI>,
726 			 <&tegra_car TEGRA124_CLK_HDA2CODEC_2X>;
728 		resets = <&tegra_car 125>, /* hda */
729 			 <&tegra_car 128>, /* hda2hdmi */
730 			 <&tegra_car 111>; /* hda2codec_2x */
745 		clocks = <&tegra_car TEGRA124_CLK_XUSB_HOST>,
746 			 <&tegra_car TEGRA124_CLK_XUSB_HOST_SRC>,
747 			 <&tegra_car TEGRA124_CLK_XUSB_FALCON_SRC>,
748 			 <&tegra_car TEGRA124_CLK_XUSB_SS>,
749 			 <&tegra_car TEGRA124_CLK_XUSB_SS_DIV2>,
750 			 <&tegra_car TEGRA124_CLK_XUSB_SS_SRC>,
751 			 <&tegra_car TEGRA124_CLK_XUSB_HS_SRC>,
752 			 <&tegra_car TEGRA124_CLK_XUSB_FS_SRC>,
753 			 <&tegra_car TEGRA124_CLK_PLL_U_480M>,
754 			 <&tegra_car TEGRA124_CLK_CLK_M>,
755 			 <&tegra_car TEGRA124_CLK_PLL_E>;
761 		resets = <&tegra_car 89>, <&tegra_car 156>,
762 			 <&tegra_car 143>;
773 		resets = <&tegra_car 142>;
907 		clocks = <&tegra_car TEGRA124_CLK_SDMMC1>;
909 		resets = <&tegra_car 14>;
918 		clocks = <&tegra_car TEGRA124_CLK_SDMMC2>;
920 		resets = <&tegra_car 9>;
929 		clocks = <&tegra_car TEGRA124_CLK_SDMMC3>;
931 		resets = <&tegra_car 69>;
940 		clocks = <&tegra_car TEGRA124_CLK_SDMMC4>;
942 		resets = <&tegra_car 15>;
955 		clocks = <&tegra_car TEGRA124_CLK_TSENSOR>,
956 			 <&tegra_car TEGRA124_CLK_SOC_THERM>;
958 		resets = <&tegra_car 78>;
976 		clocks = <&tegra_car TEGRA124_CLK_MIPI_CAL>;
988 		clocks = <&tegra_car TEGRA124_CLK_DFLL_SOC>,
989 			 <&tegra_car TEGRA124_CLK_DFLL_REF>,
990 			 <&tegra_car TEGRA124_CLK_I2C5>;
992 		resets = <&tegra_car TEGRA124_RST_DFLL_DVCO>;
1011 		clocks = <&tegra_car TEGRA124_CLK_D_AUDIO>,
1012 			 <&tegra_car TEGRA124_CLK_APBIF>;
1014 		resets = <&tegra_car 106>, /* d_audio */
1015 			 <&tegra_car 107>, /* apbif */
1016 			 <&tegra_car 30>,  /* i2s0 */
1017 			 <&tegra_car 11>,  /* i2s1 */
1018 			 <&tegra_car 18>,  /* i2s2 */
1019 			 <&tegra_car 101>, /* i2s3 */
1020 			 <&tegra_car 102>, /* i2s4 */
1021 			 <&tegra_car 108>, /* dam0 */
1022 			 <&tegra_car 109>, /* dam1 */
1023 			 <&tegra_car 110>, /* dam2 */
1024 			 <&tegra_car 10>,  /* spdif */
1025 			 <&tegra_car 153>, /* amx */
1026 			 <&tegra_car 185>, /* amx1 */
1027 			 <&tegra_car 154>, /* adx */
1028 			 <&tegra_car 180>, /* adx1 */
1029 			 <&tegra_car 186>, /* afc0 */
1030 			 <&tegra_car 187>, /* afc1 */
1031 			 <&tegra_car 188>, /* afc2 */
1032 			 <&tegra_car 189>, /* afc3 */
1033 			 <&tegra_car 190>, /* afc4 */
1034 			 <&tegra_car 191>; /* afc5 */
1061 			clocks = <&tegra_car TEGRA124_CLK_I2S0>;
1062 			resets = <&tegra_car 30>;
1071 			clocks = <&tegra_car TEGRA124_CLK_I2S1>;
1072 			resets = <&tegra_car 11>;
1081 			clocks = <&tegra_car TEGRA124_CLK_I2S2>;
1082 			resets = <&tegra_car 18>;
1091 			clocks = <&tegra_car TEGRA124_CLK_I2S3>;
1092 			resets = <&tegra_car 101>;
1101 			clocks = <&tegra_car TEGRA124_CLK_I2S4>;
1102 			resets = <&tegra_car 102>;
1113 		clocks = <&tegra_car TEGRA124_CLK_USBD>;
1114 		resets = <&tegra_car 22>;
1126 		clocks = <&tegra_car TEGRA124_CLK_USBD>,
1127 			 <&tegra_car TEGRA124_CLK_PLL_U>,
1128 			 <&tegra_car TEGRA124_CLK_USBD>;
1130 		resets = <&tegra_car 22>, <&tegra_car 22>;
1153 		clocks = <&tegra_car TEGRA124_CLK_USB2>;
1154 		resets = <&tegra_car 58>;
1166 		clocks = <&tegra_car TEGRA124_CLK_USB2>,
1167 			 <&tegra_car TEGRA124_CLK_PLL_U>,
1168 			 <&tegra_car TEGRA124_CLK_USBD>;
1170 		resets = <&tegra_car 58>, <&tegra_car 22>;
1192 		clocks = <&tegra_car TEGRA124_CLK_USB3>;
1193 		resets = <&tegra_car 59>;
1205 		clocks = <&tegra_car TEGRA124_CLK_USB3>,
1206 			 <&tegra_car TEGRA124_CLK_PLL_U>,
1207 			 <&tegra_car TEGRA124_CLK_USBD>;
1209 		resets = <&tegra_car 59>, <&tegra_car 22>;
1235 			clocks = <&tegra_car TEGRA124_CLK_CCLK_G>,
1236 				 <&tegra_car TEGRA124_CLK_CCLK_LP>,
1237 				 <&tegra_car TEGRA124_CLK_PLL_X>,
1238 				 <&tegra_car TEGRA124_CLK_PLL_P>,