Lines Matching +full:0 +full:x00000064
7 /* ISC Control Enable Register 0 */
8 #define ISC_CTRLEN 0x00000000
10 /* ISC Control Disable Register 0 */
11 #define ISC_CTRLDIS 0x00000004
13 /* ISC Control Status Register 0 */
14 #define ISC_CTRLSR 0x00000008
16 #define ISC_CTRL_CAPTURE BIT(0)
21 /* ISC Parallel Front End Configuration 0 Register */
22 #define ISC_PFE_CFG0 0x0000000c
24 #define ISC_PFE_CFG0_HPOL_LOW BIT(0)
30 #define ISC_PFE_CFG0_MODE_PROGRESSIVE (0x0 << 4)
33 #define ISC_PFE_CFG0_BPS_EIGHT (0x4 << 28)
34 #define ISC_PFG_CFG0_BPS_NINE (0x3 << 28)
35 #define ISC_PFG_CFG0_BPS_TEN (0x2 << 28)
36 #define ISC_PFG_CFG0_BPS_ELEVEN (0x1 << 28)
37 #define ISC_PFG_CFG0_BPS_TWELVE (0x0 << 28)
44 #define ISC_PFE_CFG1 0x00000010
47 #define ISC_PFE_CFG1_COLMIN_MASK GENMASK(15, 0)
52 #define ISC_PFE_CFG2 0x00000014
55 #define ISC_PFE_CFG2_ROWMIN_MASK GENMASK(15, 0)
60 #define ISC_CLKEN 0x00000018
63 #define ISC_CLKDIS 0x0000001c
66 #define ISC_CLKSR 0x00000020
72 #define ISC_CLKCFG 0x00000024
79 #define ISC_INTEN 0x00000028
82 #define ISC_INTDIS 0x0000002c
85 #define ISC_INTMASK 0x00000030
88 #define ISC_INTSR 0x00000034
94 #define ISC_WB_CTRL 0x00000058
97 #define ISC_WB_CFG 0x0000005c
100 #define ISC_WB_O_RGR 0x00000060
103 #define ISC_WB_O_BGB 0x00000064
106 #define ISC_WB_G_RGR 0x00000068
109 #define ISC_WB_G_BGB 0x0000006c
112 #define ISC_CFA_CTRL 0x00000070
115 #define ISC_CFA_CFG 0x00000074
118 #define ISC_BAY_CFG_GRGR 0x0
119 #define ISC_BAY_CFG_RGRG 0x1
120 #define ISC_BAY_CFG_GBGB 0x2
121 #define ISC_BAY_CFG_BGBG 0x3
124 #define ISC_CC_CTRL 0x00000078
127 #define ISC_CC_RR_RG 0x0000007c
130 #define ISC_CC_RB_OR 0x00000080
133 #define ISC_CC_GR_GG 0x00000084
136 #define ISC_CC_GB_OG 0x00000088
139 #define ISC_CC_BR_BG 0x0000008c
142 #define ISC_CC_BB_OB 0x00000090
145 #define ISC_GAM_CTRL 0x00000094
148 #define ISC_GAM_BENTRY 0x00000098
151 #define ISC_GAM_GENTRY 0x00000198
154 #define ISC_GAM_RENTRY 0x00000298
157 #define ISC_CSC_CTRL 0x00000398
160 #define ISC_CSC_YR_YG 0x0000039c
163 #define ISC_CSC_YB_OY 0x000003a0
166 #define ISC_CSC_CBR_CBG 0x000003a4
169 #define ISC_CSC_CBB_OCB 0x000003a8
172 #define ISC_CSC_CRR_CRG 0x000003ac
175 #define ISC_CSC_CRB_OCR 0x000003b0
178 #define ISC_CBC_CTRL 0x000003b4
181 #define ISC_CBC_CFG 0x000003b8
184 #define ISC_CBC_BRIGHT 0x000003bc
185 #define ISC_CBC_BRIGHT_MASK GENMASK(10, 0)
188 #define ISC_CBC_CONTRAST 0x000003c0
189 #define ISC_CBC_CONTRAST_MASK GENMASK(11, 0)
192 #define ISC_SUB422_CTRL 0x000003c4
194 /* Subsampling 4:2:2 to 4:2:0 Control Register */
195 #define ISC_SUB420_CTRL 0x000003cc
198 #define ISC_RLP_CFG 0x000003d0
200 #define ISC_RLP_CFG_MODE_DAT8 0x0
201 #define ISC_RLP_CFG_MODE_DAT9 0x1
202 #define ISC_RLP_CFG_MODE_DAT10 0x2
203 #define ISC_RLP_CFG_MODE_DAT11 0x3
204 #define ISC_RLP_CFG_MODE_DAT12 0x4
205 #define ISC_RLP_CFG_MODE_DATY8 0x5
206 #define ISC_RLP_CFG_MODE_DATY10 0x6
207 #define ISC_RLP_CFG_MODE_ARGB444 0x7
208 #define ISC_RLP_CFG_MODE_ARGB555 0x8
209 #define ISC_RLP_CFG_MODE_RGB565 0x9
210 #define ISC_RLP_CFG_MODE_ARGB32 0xa
211 #define ISC_RLP_CFG_MODE_YYCC 0xb
212 #define ISC_RLP_CFG_MODE_YYCC_LIMITED 0xc
213 #define ISC_RLP_CFG_MODE_MASK GENMASK(3, 0)
216 #define ISC_HIS_CTRL 0x000003d4
218 #define ISC_HIS_CTRL_EN BIT(0)
219 #define ISC_HIS_CTRL_DIS 0x0
222 #define ISC_HIS_CFG 0x000003d8
224 #define ISC_HIS_CFG_MODE_GR 0x0
225 #define ISC_HIS_CFG_MODE_R 0x1
226 #define ISC_HIS_CFG_MODE_GB 0x2
227 #define ISC_HIS_CFG_MODE_B 0x3
228 #define ISC_HIS_CFG_MODE_Y 0x4
229 #define ISC_HIS_CFG_MODE_RAW 0x5
230 #define ISC_HIS_CFG_MODE_YCCIR656 0x6
237 #define ISC_DCFG 0x000003e0
238 #define ISC_DCFG_IMODE_PACKED8 0x0
239 #define ISC_DCFG_IMODE_PACKED16 0x1
240 #define ISC_DCFG_IMODE_PACKED32 0x2
241 #define ISC_DCFG_IMODE_YC422SP 0x3
242 #define ISC_DCFG_IMODE_YC422P 0x4
243 #define ISC_DCFG_IMODE_YC420SP 0x5
244 #define ISC_DCFG_IMODE_YC420P 0x6
245 #define ISC_DCFG_IMODE_MASK GENMASK(2, 0)
247 #define ISC_DCFG_YMBSIZE_SINGLE (0x0 << 4)
248 #define ISC_DCFG_YMBSIZE_BEATS4 (0x1 << 4)
249 #define ISC_DCFG_YMBSIZE_BEATS8 (0x2 << 4)
250 #define ISC_DCFG_YMBSIZE_BEATS16 (0x3 << 4)
253 #define ISC_DCFG_CMBSIZE_SINGLE (0x0 << 8)
254 #define ISC_DCFG_CMBSIZE_BEATS4 (0x1 << 8)
255 #define ISC_DCFG_CMBSIZE_BEATS8 (0x2 << 8)
256 #define ISC_DCFG_CMBSIZE_BEATS16 (0x3 << 8)
260 #define ISC_DCTRL 0x000003e4
262 #define ISC_DCTRL_DVIEW_PACKED (0x0 << 1)
263 #define ISC_DCTRL_DVIEW_SEMIPLANAR (0x1 << 1)
264 #define ISC_DCTRL_DVIEW_PLANAR (0x2 << 1)
267 #define ISC_DCTRL_IE_IS (0x0 << 4)
270 #define ISC_DNDA 0x000003e8
272 /* DMA Address 0 Register */
273 #define ISC_DAD0 0x000003ec
276 #define ISC_DAD1 0x000003f4
279 #define ISC_DAD2 0x000003fc
282 #define ISC_HIS_ENTRY 0x00000410