boot/dts/tegra124.dtsi

47 		clocks = <&tegra_car TEGRA124_CLK_PCIE>,
48 			 <&tegra_car TEGRA124_CLK_AFI>,
49 			 <&tegra_car TEGRA124_CLK_PLL_E>,
50 			 <&tegra_car TEGRA124_CLK_CML0>;
52 		resets = <&tegra_car 70>,
53 			 <&tegra_car 72>,
54 			 <&tegra_car 74>;
93 		clocks = <&tegra_car TEGRA124_CLK_HOST1X>;
95 		resets = <&tegra_car 28>;
108 			clocks = <&tegra_car TEGRA124_CLK_DISP1>;
110 			resets = <&tegra_car 27>;
122 			clocks = <&tegra_car TEGRA124_CLK_DISP2>;
124 			resets = <&tegra_car 26>;
136 			clocks = <&tegra_car TEGRA124_CLK_HDMI>,
137 				 <&tegra_car TEGRA124_CLK_PLL_D2_OUT0>;
139 			resets = <&tegra_car 51>;
148 			clocks = <&tegra_car TEGRA124_CLK_VIC03>;
150 			resets = <&tegra_car 178>;
160 			clocks = <&tegra_car TEGRA124_CLK_SOR0>,
161 				 <&tegra_car TEGRA124_CLK_SOR0_OUT>,
162 				 <&tegra_car TEGRA124_CLK_PLL_D_OUT0>,
163 				 <&tegra_car TEGRA124_CLK_PLL_DP>,
164 				 <&tegra_car TEGRA124_CLK_CLK_M>;
166 			resets = <&tegra_car 182>;
175 			clocks = <&tegra_car TEGRA124_CLK_DPAUX>,
176 				 <&tegra_car TEGRA124_CLK_PLL_DP>;
178 			resets = <&tegra_car 181>;
214 		clocks = <&tegra_car TEGRA124_CLK_GPU>,
215 			 <&tegra_car TEGRA124_CLK_PLL_P_OUT5>;
217 		resets = <&tegra_car 184>;
246 		clocks = <&tegra_car TEGRA124_CLK_TIMER>;
249 	tegra_car: clock@60006000 {  label
266 		clocks = <&tegra_car TEGRA124_CLK_ACTMON>,
267 			 <&tegra_car TEGRA124_CLK_EMC>;
269 		resets = <&tegra_car 119>;
328 		clocks = <&tegra_car TEGRA124_CLK_APBDMA>;
329 		resets = <&tegra_car 34>;
360 		clocks = <&tegra_car TEGRA124_CLK_UARTA>;
361 		resets = <&tegra_car 6>;
373 		clocks = <&tegra_car TEGRA124_CLK_UARTB>;
374 		resets = <&tegra_car 7>;
386 		clocks = <&tegra_car TEGRA124_CLK_UARTC>;
387 		resets = <&tegra_car 55>;
399 		clocks = <&tegra_car TEGRA124_CLK_UARTD>;
400 		resets = <&tegra_car 65>;
411 		clocks = <&tegra_car TEGRA124_CLK_PWM>;
412 		resets = <&tegra_car 17>;
423 		clocks = <&tegra_car TEGRA124_CLK_I2C1>;
425 		resets = <&tegra_car 12>;
438 		clocks = <&tegra_car TEGRA124_CLK_I2C2>;
440 		resets = <&tegra_car 54>;
453 		clocks = <&tegra_car TEGRA124_CLK_I2C3>;
455 		resets = <&tegra_car 67>;
468 		clocks = <&tegra_car TEGRA124_CLK_I2C4>;
470 		resets = <&tegra_car 103>;
483 		clocks = <&tegra_car TEGRA124_CLK_I2C5>;
485 		resets = <&tegra_car 47>;
498 		clocks = <&tegra_car TEGRA124_CLK_I2C6>;
500 		resets = <&tegra_car 166>;
513 		clocks = <&tegra_car TEGRA124_CLK_SBC1>;
515 		resets = <&tegra_car 41>;
528 		clocks = <&tegra_car TEGRA124_CLK_SBC2>;
530 		resets = <&tegra_car 44>;
543 		clocks = <&tegra_car TEGRA124_CLK_SBC3>;
545 		resets = <&tegra_car 46>;
558 		clocks = <&tegra_car TEGRA124_CLK_SBC4>;
560 		resets = <&tegra_car 68>;
573 		clocks = <&tegra_car TEGRA124_CLK_SBC5>;
575 		resets = <&tegra_car 104>;
588 		clocks = <&tegra_car TEGRA124_CLK_SBC6>;
590 		resets = <&tegra_car 105>;
601 		clocks = <&tegra_car TEGRA124_CLK_RTC>;
607 		clocks = <&tegra_car TEGRA124_CLK_PCLK>, <&clk32k_in>;
615 		clocks = <&tegra_car TEGRA124_CLK_FUSE>;
617 		resets = <&tegra_car 39>;
624 		clocks = <&tegra_car TEGRA124_CLK_MC>;
636 		clocks = <&tegra_car TEGRA124_CLK_EMC>;
647 		clocks = <&tegra_car TEGRA124_CLK_SATA>,
648 			 <&tegra_car TEGRA124_CLK_SATA_OOB>,
649 			 <&tegra_car TEGRA124_CLK_CML1>,
650 			 <&tegra_car TEGRA124_CLK_PLL_E>;
652 		resets = <&tegra_car 124>,
653 			 <&tegra_car 123>,
654 			 <&tegra_car 129>;
663 		clocks = <&tegra_car TEGRA124_CLK_HDA>,
664 			 <&tegra_car TEGRA124_CLK_HDA2HDMI>,
665 			 <&tegra_car TEGRA124_CLK_HDA2CODEC_2X>;
667 		resets = <&tegra_car 125>, /* hda */
668 			 <&tegra_car 128>, /* hda2hdmi */
669 			 <&tegra_car 111>; /* hda2codec_2x */
684 		clocks = <&tegra_car TEGRA124_CLK_XUSB_HOST>,
685 			 <&tegra_car TEGRA124_CLK_XUSB_HOST_SRC>,
686 			 <&tegra_car TEGRA124_CLK_XUSB_FALCON_SRC>,
687 			 <&tegra_car TEGRA124_CLK_XUSB_SS>,
688 			 <&tegra_car TEGRA124_CLK_XUSB_SS_SRC>,
689 			 <&tegra_car TEGRA124_CLK_XUSB_SS_DIV2>,
690 			 <&tegra_car TEGRA124_CLK_XUSB_HS_SRC>,
691 			 <&tegra_car TEGRA124_CLK_XUSB_FS_SRC>,
692 			 <&tegra_car TEGRA124_CLK_PLL_U_480M>,
693 			 <&tegra_car TEGRA124_CLK_CLK_M>,
694 			 <&tegra_car TEGRA124_CLK_PLL_E>;
700 		resets = <&tegra_car 89>, <&tegra_car 156>,
701 			 <&tegra_car 143>;
712 		resets = <&tegra_car 142>;
846 		clocks = <&tegra_car TEGRA124_CLK_SDMMC1>;
848 		resets = <&tegra_car 14>;
857 		clocks = <&tegra_car TEGRA124_CLK_SDMMC2>;
859 		resets = <&tegra_car 9>;
868 		clocks = <&tegra_car TEGRA124_CLK_SDMMC3>;
870 		resets = <&tegra_car 69>;
879 		clocks = <&tegra_car TEGRA124_CLK_SDMMC4>;
881 		resets = <&tegra_car 15>;
890 		clocks = <&tegra_car TEGRA124_CLK_CEC>;
902 		clocks = <&tegra_car TEGRA124_CLK_TSENSOR>,
903 			<&tegra_car TEGRA124_CLK_SOC_THERM>;
905 		resets = <&tegra_car 78>;
926 		clocks = <&tegra_car TEGRA124_CLK_DFLL_SOC>,
927 			 <&tegra_car TEGRA124_CLK_DFLL_REF>,
928 			 <&tegra_car TEGRA124_CLK_I2C5>;
930 		resets = <&tegra_car TEGRA124_RST_DFLL_DVCO>;
949 		clocks = <&tegra_car TEGRA124_CLK_D_AUDIO>,
950 			 <&tegra_car TEGRA124_CLK_APBIF>;
952 		resets = <&tegra_car 106>, /* d_audio */
953 			 <&tegra_car 107>, /* apbif */
954 			 <&tegra_car 30>,  /* i2s0 */
955 			 <&tegra_car 11>,  /* i2s1 */
956 			 <&tegra_car 18>,  /* i2s2 */
957 			 <&tegra_car 101>, /* i2s3 */
958 			 <&tegra_car 102>, /* i2s4 */
959 			 <&tegra_car 108>, /* dam0 */
960 			 <&tegra_car 109>, /* dam1 */
961 			 <&tegra_car 110>, /* dam2 */
962 			 <&tegra_car 10>,  /* spdif */
963 			 <&tegra_car 153>, /* amx */
964 			 <&tegra_car 185>, /* amx1 */
965 			 <&tegra_car 154>, /* adx */
966 			 <&tegra_car 180>, /* adx1 */
967 			 <&tegra_car 186>, /* afc0 */
968 			 <&tegra_car 187>, /* afc1 */
969 			 <&tegra_car 188>, /* afc2 */
970 			 <&tegra_car 189>, /* afc3 */
971 			 <&tegra_car 190>, /* afc4 */
972 			 <&tegra_car 191>; /* afc5 */
999 			clocks = <&tegra_car TEGRA124_CLK_I2S0>;
1000 			resets = <&tegra_car 30>;
1009 			clocks = <&tegra_car TEGRA124_CLK_I2S1>;
1010 			resets = <&tegra_car 11>;
1019 			clocks = <&tegra_car TEGRA124_CLK_I2S2>;
1020 			resets = <&tegra_car 18>;
1029 			clocks = <&tegra_car TEGRA124_CLK_I2S3>;
1030 			resets = <&tegra_car 101>;
1039 			clocks = <&tegra_car TEGRA124_CLK_I2S4>;
1040 			resets = <&tegra_car 102>;
1051 		clocks = <&tegra_car TEGRA124_CLK_USBD>;
1052 		resets = <&tegra_car 22>;
1063 		clocks = <&tegra_car TEGRA124_CLK_USBD>,
1064 			 <&tegra_car TEGRA124_CLK_PLL_U>,
1065 			 <&tegra_car TEGRA124_CLK_USBD>;
1067 		resets = <&tegra_car 22>, <&tegra_car 22>;
1089 		clocks = <&tegra_car TEGRA124_CLK_USB2>;
1090 		resets = <&tegra_car 58>;
1101 		clocks = <&tegra_car TEGRA124_CLK_USB2>,
1102 			 <&tegra_car TEGRA124_CLK_PLL_U>,
1103 			 <&tegra_car TEGRA124_CLK_USBD>;
1105 		resets = <&tegra_car 58>, <&tegra_car 22>;
1126 		clocks = <&tegra_car TEGRA124_CLK_USB3>;
1127 		resets = <&tegra_car 59>;
1138 		clocks = <&tegra_car TEGRA124_CLK_USB3>,
1139 			 <&tegra_car TEGRA124_CLK_PLL_U>,
1140 			 <&tegra_car TEGRA124_CLK_USBD>;
1142 		resets = <&tegra_car 59>, <&tegra_car 22>;
1167 			clocks = <&tegra_car TEGRA124_CLK_CCLK_G>,
1168 				 <&tegra_car TEGRA124_CLK_CCLK_LP>,
1169 				 <&tegra_car TEGRA124_CLK_PLL_X>,
1170 				 <&tegra_car TEGRA124_CLK_PLL_P>,