Lines Matching defs:chipcregs
24 struct chipcregs { struct
25 u32 chipid; /* 0x0 */
26 u32 capabilities;
27 u32 corecontrol; /* corerev >= 1 */
28 u32 bist;
31 u32 otpstatus; /* 0x10, corerev >= 10 */
32 u32 otpcontrol;
33 u32 otpprog;
34 u32 otplayout; /* corerev >= 23 */
37 u32 intstatus; /* 0x20 */
38 u32 intmask;
41 u32 chipcontrol; /* 0x28, rev >= 11 */
42 u32 chipstatus; /* 0x2c, rev >= 11 */
45 u32 jtagcmd; /* 0x30, rev >= 10 */
46 u32 jtagir;
47 u32 jtagdr;
48 u32 jtagctrl;
51 u32 flashcontrol; /* 0x40 */
52 u32 flashaddress;
53 u32 flashdata;
54 u32 PAD[1];
57 u32 broadcastaddress; /* 0x50 */
58 u32 broadcastdata;
61 u32 gpiopullup; /* 0x58, corerev >= 20 */
62 u32 gpiopulldown; /* 0x5c, corerev >= 20 */
63 u32 gpioin; /* 0x60 */
64 u32 gpioout; /* 0x64 */
65 u32 gpioouten; /* 0x68 */
66 u32 gpiocontrol; /* 0x6C */
67 u32 gpiointpolarity; /* 0x70 */
68 u32 gpiointmask; /* 0x74 */
71 u32 gpioevent;
72 u32 gpioeventintmask;
75 u32 watchdog; /* 0x80 */
78 u32 gpioeventintpolarity;
81 u32 gpiotimerval; /* 0x88 */
82 u32 gpiotimeroutmask;
85 u32 clockcontrol_n; /* 0x90 */
86 u32 clockcontrol_sb; /* aka m0 */
87 u32 clockcontrol_pci; /* aka m1 */
88 u32 clockcontrol_m2; /* mii/uart/mipsref */
89 u32 clockcontrol_m3; /* cpu */
90 u32 clkdiv; /* corerev >= 3 */
91 u32 gpiodebugsel; /* corerev >= 28 */
92 u32 capabilities_ext; /* 0xac */
95 u32 pll_on_delay; /* 0xb0 */
96 u32 fref_sel_delay;
97 u32 slow_clk_ctl; /* 5 < corerev < 10 */
98 u32 PAD;
101 u32 system_clk_ctl; /* 0xc0 */
102 u32 clkstatestretch;
103 u32 PAD[2];
106 u32 bp_addrlow; /* 0xd0 */
107 u32 bp_addrhigh;
108 u32 bp_data;
109 u32 PAD;
110 u32 bp_indaccess;
111 u32 PAD[3];
114 u32 clkdiv2;
115 u32 PAD[2];
118 u32 eromptr; /* 0xfc */
121 u32 pcmcia_config; /* 0x100 */
122 u32 pcmcia_memwait;
123 u32 pcmcia_attrwait;
124 u32 pcmcia_iowait;
125 u32 ide_config;
126 u32 ide_memwait;
127 u32 ide_attrwait;
128 u32 ide_iowait;
129 u32 prog_config;
130 u32 prog_waitcount;
131 u32 flash_config;
132 u32 flash_waitcount;
133 u32 SECI_config; /* 0x130 SECI configuration */
134 u32 PAD[3];
137 u32 eci_output; /* 0x140 */
138 u32 eci_control;
139 u32 eci_inputlo;
140 u32 eci_inputmi;
141 u32 eci_inputhi;
142 u32 eci_inputintpolaritylo;
143 u32 eci_inputintpolaritymi;
144 u32 eci_inputintpolarityhi;
145 u32 eci_intmasklo;
146 u32 eci_intmaskmi;
147 u32 eci_intmaskhi;
148 u32 eci_eventlo;
149 u32 eci_eventmi;
150 u32 eci_eventhi;
151 u32 eci_eventmasklo;
152 u32 eci_eventmaskmi;
153 u32 eci_eventmaskhi;
154 u32 PAD[3];
157 u32 sromcontrol; /* 0x190 */
158 u32 sromaddress;
159 u32 sromdata;
160 u32 PAD[17];
163 u32 clk_ctl_st; /* 0x1e0 */
164 u32 hw_war;
165 u32 PAD[70];
168 u8 uart0data; /* 0x300 */
169 u8 uart0imr;
170 u8 uart0fcr;
171 u8 uart0lcr;
172 u8 uart0mcr;
173 u8 uart0lsr;
174 u8 uart0msr;
175 u8 uart0scratch;
176 u8 PAD[248]; /* corerev >= 1 */
178 u8 uart1data; /* 0x400 */
179 u8 uart1imr;
180 u8 uart1fcr;
181 u8 uart1lcr;
182 u8 uart1mcr;
183 u8 uart1lsr;
184 u8 uart1msr;
185 u8 uart1scratch;
186 u32 PAD[126];
189 u32 pmucontrol; /* 0x600 */
190 u32 pmucapabilities;
191 u32 pmustatus;
192 u32 res_state;
193 u32 res_pending;
194 u32 pmutimer;
195 u32 min_res_mask;
196 u32 max_res_mask;
197 u32 res_table_sel;
198 u32 res_dep_mask;
199 u32 res_updn_timer;
200 u32 res_timer;
201 u32 clkstretch;
202 u32 pmuwatchdog;
203 u32 gpiosel; /* 0x638, rev >= 1 */
204 u32 gpioenable; /* 0x63c, rev >= 1 */
205 u32 res_req_timer_sel;
206 u32 res_req_timer;
207 u32 res_req_mask;
208 u32 PAD;
209 u32 chipcontrol_addr; /* 0x650 */
210 u32 chipcontrol_data; /* 0x654 */
211 u32 regcontrol_addr;
212 u32 regcontrol_data;
213 u32 pllcontrol_addr;
214 u32 pllcontrol_data;
215 u32 pmustrapopt; /* 0x668, corerev >= 28 */
216 u32 pmu_xtalfreq; /* 0x66C, pmurev >= 10 */
217 u32 PAD[100];
218 u16 sromotp[768];